JPS6339123B2 - - Google Patents

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JPS6339123B2
JPS6339123B2 JP55125756A JP12575680A JPS6339123B2 JP S6339123 B2 JPS6339123 B2 JP S6339123B2 JP 55125756 A JP55125756 A JP 55125756A JP 12575680 A JP12575680 A JP 12575680A JP S6339123 B2 JPS6339123 B2 JP S6339123B2
Authority
JP
Japan
Prior art keywords
integrated circuit
circuit
bias voltage
gate
transistor
Prior art date
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Expired
Application number
JP55125756A
Other languages
English (en)
Other versions
JPS5750109A (en
Inventor
Tetsuya Iida
Kenro Sakagami
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP55125756A priority Critical patent/JPS5750109A/ja
Priority to GB8118193A priority patent/GB2083724B/en
Priority to DE19813124860 priority patent/DE3124860A1/de
Publication of JPS5750109A publication Critical patent/JPS5750109A/ja
Priority to US06/598,406 priority patent/US4489245A/en
Publication of JPS6339123B2 publication Critical patent/JPS6339123B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/52—Circuit arrangements for protecting such amplifiers
    • H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 本発明は集積回路に係り、特に信号入力端子あ
るいは信号出力端子と集積回路内部素子との間に
接続される高インピーダンス回路に関する。
この種の高インピーダンス回路の一例として、
第１図に示すように、集積回路１の信号入力端子
２と増幅器３との接続点Ａに直流電圧発生回路４
の出力端Ｂから増幅器３の動作点電圧に相当する
直流バイアスを連続的に供給するための直流電圧
バイアス回路５がある。なお、第１図中６は電源
端子、７は集積回路１外に接続された入力信号結
合用コンデンサである。上記したような集積回路
１において、前記バイアス回路５として従来は第
２図に示すようにエンハンスメント形のMOS−
FET（金属酸化膜電界効果トランジスタ、以下ト
ランジスタと言う。）１１が用いられている。す
なわち、ＮチヤンネルあるいはＰチヤンネル形の
トランジスタ１１のドレイン・ソース間が前記増
幅器３の入力端Ａと直流電圧発生回路４の出力端
Ｂとの間に接続され、ゲートが前記電源端子６に
接続されている。
ところが、第１図に示したような回路において
は、電源端子６および信号入力端子２は共に集積
回路１の外部に導出されているので、両端子２，
６に何らかの原因により高電圧が印加された場合
に、第２図中点線矢印で示すような電流経路が形
成されてトランジスタ１１のゲートが静電破壊さ
れる可能性がある。実際には150V程度の電圧で
破壊されるものもある。このようなゲート破壊が
生じると、電源端子６の電源電圧が増幅器３の入
力に加わり、正常な増幅動作が得られなくなる。
本発明は上記の事情に鑑みてなされたもので、
集積回路の信号入力端子あるいは信号出力端子と
集積回路内部のバイアス電圧発生手段との間にデ
プレツシヨン形トランジスタのドレイン・ソース
間を接続し、このトランジスタのゲートを直接あ
るいはインピーダンス素子を介してソースあるい
はドレインに接続することによつて、ゲートと集
積回路の電源端子とを電気的に分離した状態でト
ランジスタを一定の高インピーダンス状態とする
ことができ、上記トランジスタのゲートの静電破
壊を防止し得る集積回路の高インピーダンス回路
を提供するものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
第３図は第１図の直流電圧バイアス回路５に本
発明を適用した一例を示すものであり、３１はＮ
チヤンネル形あるいはＰチヤンネル形のデプレツ
シヨン形のトランジスタ（MOS−FET）であ
る。このトランジスタ３１のドレイン・ソース間
は前記増幅器３の入力端Ａとバイアス電圧発生手
段としての直流電圧発生回路４の出力端Ｂとの間
に接続され、ゲートはドレイン・ソースのうち信
号入力端子側の電極にインピーダンス素子３２を
介して接続されている。このインピーダンス素子
３２は、上記トランジスタ３１のゲート・ドレイ
ンもしくはゲート・ソース間に寄生的につく抵抗
である。
このような構成によれば、デプレツシヨン形の
トランジスタ３１は一定の高インピーダンス状態
を呈する。そしてこのトランジスタ３１は、ゲー
トが集積回路１の電源端子６とは接続されておら
ず、電気的に分離されているので、集積回路１の
外部から信号入力端子２や電源端子６に高電圧が
印加された場合でも、ゲート・ソース間あるいは
ゲート．ドレイン間に電流経路が形成されること
はなく、ゲートの静電破壊が生じることはない。
なお、第４図はデプレツシヨン形のトランジス
タ３１のゲートを、ドレイン・ソースのうち直流
電圧発生回路側電極にインピーダンス素子３２を
介して接続したものであり、上記実施例と同様の
効果が得られる。
さらに、第５図、第６図はデプレツシヨン形の
トランジスタ３１のゲートを、信号入力端子側電
極または直流電圧発生回路側電極に直接に接続し
たものであり、前記実施例とほぼ同様の効果が得
られる。
また本発明に係る高インピーダンス回路は、集
積回路内で信号入力端子に接続される場合に限ら
れず、集積回路内で信号出力端子に接続される場
合もあることは言うまでもない。
本発明は上述したように集積回路における高イ
ンピーダンス用トランジスタのゲートの静電破壊
を防止し得る高インピーダンス回路を提供でき
る。
【図面の簡単な説明】
第１図は集積回路の高インピーダンス回路の一
適用例を示す構成説明図、第２図は第１図の直流
電圧バイアス回路の従来例を示す回路図、第３図
乃至第６図はそれぞれ本発明に係る集積回路の高
インピーダンス回路の異なる実施例を示す回路図
である。 １……集積回路、２……信号入力端子、４……
直流電圧発生回路（バイアス電圧発生手段）、３
１……デプレツシヨン形トランジスタ、３２……
インピーダンス素子。

Claims (1)

    【特許請求の範囲】
  1. １ 集積回路の信号入力端子あるいは信号出力端
    子に入力端あるいは出力端が接続される増幅器
    と、集積回路内部のバイアス電圧を発生するバイ
    アス電圧発生手段と、このバイアス電圧発生手段
    の出力端と前記信号入力端子あるいは出力端子と
    の間にドレイン、ソース間が接続されるととも
    に、ゲートが直接あるいはインピーダンス素子を
    介してドレインあるいはソースに接続され、常時
    オン状態にあるデイプレツシヨン形の電界効果ト
    ランジスタとを具備し、上記バイアス電圧発生手
    段から上記デイプレツシヨン形の電界効果トラン
    ジスタを介して上記増幅器の入力または出力に、
    この増幅器の動作点電圧に相当する直流バイアス
    電圧を連続的に与えることを特徴とする集積回路
    の高インピーダンス回路。
JP55125756A 1980-09-10 1980-09-10 High impedance circuit for integrated circuit Granted JPS5750109A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP55125756A JPS5750109A (en) 1980-09-10 1980-09-10 High impedance circuit for integrated circuit
GB8118193A GB2083724B (en) 1980-09-10 1981-06-12 D c voltage bias ciruit in an integrated circuit
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JPS5750109A JPS5750109A (en) 1982-03-24
JPS6339123B2 true JPS6339123B2 (ja) 1988-08-03

Family

ID=14918030

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US (1) US4489245A (ja)
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DE (1) DE3124860A1 (ja)
GB (1) GB2083724B (ja)

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