KR200148585Y1 - 하이 볼티지 입력회로 - Google Patents

하이 볼티지 입력회로 Download PDF

Info

Publication number
KR200148585Y1
KR200148585Y1 KR2019930001019U KR930001019U KR200148585Y1 KR 200148585 Y1 KR200148585 Y1 KR 200148585Y1 KR 2019930001019 U KR2019930001019 U KR 2019930001019U KR 930001019 U KR930001019 U KR 930001019U KR 200148585 Y1 KR200148585 Y1 KR 200148585Y1
Authority
KR
South Korea
Prior art keywords
high voltage
voltage
input circuit
transistor
vcc
Prior art date
Application number
KR2019930001019U
Other languages
English (en)
Other versions
KR940019731U (ko
Inventor
홍상표
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR2019930001019U priority Critical patent/KR200148585Y1/ko
Publication of KR940019731U publication Critical patent/KR940019731U/ko
Application granted granted Critical
Publication of KR200148585Y1 publication Critical patent/KR200148585Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 고안은 하이 볼티지 입력회로에 관한 것으로, 종래 회로는 하이 볼티지 피모스 트랜지스터를 디플리션(Depletion)형으로 만들어야 하기 때문에 제조 공정이 복잡해지고, 또한 문턱전압을 공급전압(Vcc) 정도로 맞추어야 하기 때문에 제조 공정에서 디플리션지역의 임플란트를 조절하여 문턱전압을 조절하기 어려운 문제점이 있었다.
본 고안은 이와 같은 종래 회로의 문제점을 감안하여, 인핸스먼트(Enhancement)형 트랜지스터를 사용하여 게이트를 접지시켜 하이 볼티지를 차단시켜 주며, 또한 제조 공정을 간단히 할 수 있게 구성된 하이 볼티지 입력회로를 안출한 것이다.

Description

하이 볼티지 입력회로
제1도는 종래 하이 볼티지 입력회로도.
제2도는 본 고안 하이 볼티지 입력회로도.
제3도는 본 고안 하이 볼티지 입력회로의 변형 예시도.
* 도면의 주요부분에 대한 부호의 설명
1,11,16 : 패드 2,12,13,17 : 인버터
Q1 : 하이볼티지 피모스(PMOS) 디플리션 트랜지스터
Q2,Q4 : 하이 볼티지 피모스(PMOS) 인핸스먼트 트랜지스터
Q3,Q5 : 노말 볼티지 엔모스(NMOS) 인핸스먼트 트랜지스터
본 고안은 입력회로에 관한 것으로, 특히 인핸스먼트(Enhancement) 트랜지스터를 사용하여 하이 볼티지가 인가되어도 이 트랜지스터의 출력이 정상적인 로직레벨이 되도록 하고 또한 제조 공정을 단순화시킬 수 있도록 구성한 하이 볼티지 입력회로에 관한 것이다.
종래 하이 볼티지 입력회로는 제1도에 도시된 바와 같이, 하이 볼티지(High Voltage) 피모스(PMOS) 디플리션(Depletion) 트랜지스터(Q1)의 게이트는 공급전원(Vcc)에 연결되고, 드레인은 인버터(2)의 입력에 연결되도록 구성되어 있다.
이와 같이 구성된 종래 회로의 작용을 제1도를 참조로 상세히 설명하면 다음과 같다.
하이 볼티지 피모스(PMOS) 디플리션 트랜지스터(Q1)의 문턱전압(VT)이 공급전압(Vcc)과 같다고 가정하면, 패드(1)에 인가된 외부 입력신호(Vin)는 저항(R1)을 통하여 하이 볼티지 피모스 디플리션 트랜지스터(Q1)의 소오스에 인가된 후 드레인을 통하여 인버터(2)로 전달된다. 여기서 인버터(2)는 클럭드(Clocked) 인버터이므로 하이 볼티지를 차단시켜 인버터(2)에 무리를 가하지 말아야 한다.
그러므로 하이 볼티지 피모스 디플리션 트랜지스터(Q1)의 전달 전압(V1)은 그 트랜지스터의 특성에 의해 하기와 같이 된다.
1) Vin =Vcc 일 때,
하이 볼티지 피모스 디플리션 트랜지스터(Q1)의 게이트-소오스간 전압 VGS=O[V]
∴ V1=Vcc (∵ PMOS VT=Vcc)
2) Vin=GND 일 때,
하이 볼티지 피모스 디플리션 트랜지스터(Q1)의 VGS=Vcc
∴ V1=GND
3)) Vin GND 일 때 (음의 하이 볼티지 일 때,)
하이 볼티지 피모스 디플리션 트랜지스터(Q1)의 VGSVcc
∴ V1 GND (∵ PMOS는 차단됨)
이상과 같이 되므로 인버터(2)의 입력전압(V1)은 외부입력신호(Vin)가 공급전압(Vcc)에서 음의 하이 볼티지 사이의 전압으로 인가되더라도 공급전압(Vcc)에서 접지(GND)사이의 전압으로 나타나게 되고, 이에 따라 인버터(2)는 파괴되지 않고 사용될 수 있다.
그러나, 이와 같이 구성된 종래의 회로는 하이 볼티지 피모스 트랜지스터를 디플리션(Depletion)형으로 만들어야 하기 때문에 제조 공정이 복잡해지고, 또한 문턱전압을 공급전압(Vcc)정도로 맞추어야 하기 때문에 제조 공정에서 디플리션지역의 임플란트를 조절하여 문턱전압을 조절하기 어려운 문제점이 있었다.
본 고안은 이와 같은 종래 회로의 문제점을 감안하여, 인핸스먼트(Enhancement)형 트랜지스터를 사용하여 게이트를 접지시켜 하이 볼티지를 차단시켜 주며, 또한 제조 공정을 간단히 할 수 있게 구성된 하이 볼티지 입력회로를 안출한 것으로, 이하 첨부한 도면을 참조로 상세히 설명한다.
본 고안 하이 볼티지 입력회로는 제2도에 도시된 바와 같이, 하이 볼티지 피모스(PMOS) 인핸스먼트 트랜지스터(Q2)의 게이트는 접지되고, 소오스는 저항(R1)을 통하여 패드(11)에 연결되고, 드레인은 인버터(12) 및 인버터(13)의 입력단에 연결됨과 아울러 노말 볼티지 엔모스(NMOS) 인핸스먼트 트랜지스터(Q3)의 드레인에 연결되고, 그 트랜지스터(Q3)의 소오스는 접지되고 게이트는 상기 인버터(13)의 출력단에 연결되어 구성된다.
본 고안 하이 볼티지 입력회로의 변형예는 제3도에 도시된 바와 같이, 하이 볼티지 피모스 인핸스먼트 트랜지스터(Q4)의 게이트는 접지되고 소오스는 저항(R1)을 통하여 패드(16)에 연결되고, 드레인은 인버터(17)의 입력단에 연결됨과 아울러 소오스는 접지되고 게이트는 공급전압(Vcc)에 연결된 노말 볼티지 엔모스 인핸스먼트 트랜지스터(Q5)의 드레인에 연결되도록 구성되어 있다.
본 고안 하이 볼티지 입력회로의 작용효과를 제2도를 참조로 상세히 설명하면 다음과 같다.
패드(11)에 인가된 외부입력회로(Vin)가 저항(R1)을 통해서 인가되면, 하이 볼티지 피모스(PMOS) 인핸스먼트 트랜지스터(Q2)는 상기 저항(R1)을 통해 소오스에 인가된 외부입력신호(Vin)를 드레인으로 출력하여, 그 드레인측 접속점에 전압(V1)을 발생시키는데, 하이 볼티지 피모스(PMOS) 인핸스먼트 트랜지스터(Q2)의 문턱전압(VT)을 GND｜VT｜Vcc 라 하면 그 드레인측 접속점 전압(V1)은 인핸스먼트 트랜지스터의 특성에 의해 하기와 같이 된다.
1) Vin=Vcc 일 때,
하이 볼티지 피모스 인핸스먼트 트랜지스터(Q2)의 게이트-소오스간 전압 VGS=-Vcc
∴ V1=Vcc (∵VGS-VT이면 도통)
2) Vin=|VT| 일 때,
하이 볼티지 피모스 인핸스먼트 트랜지스터(Q2)의 VGS=|VT|
∴ Vin=|VT| (∵VGS=-VT이면 도통)
3) Vin=|VT| 일 때,
하이 볼티지 피모스 인핸스먼트 트랜지스터(Q2)의 VGSVT
∴ Vin|VT| (∵VGS-VT이면 오프)
따라서, 하이 볼티지 피모스 인핸스먼트 트랜지스터(Q2)의 드레인측 접속점 전압은 Vcc에서 |VT|가 되어 인버터(12)에 입력되는데, 그 드레인측 접속점 전압(V1)을 GND 만큼 출력되게 하기 위하여 인버터(13)는 그 드레인측 접속점 전압(V1)의 값이 |VT|와 동일해지면 이 전압 값을 인가받아 하이 출력을 발생시키고, 이 인버터(13)의 하이 출력은 노말 볼티지 엔모스 인핸스먼트 트랜지스터(Q3)를 도통시켜 상기 드레인측 접속점 전압(V1)을 GND로 출력되게 한다.
본 고안 하이 볼티지 입력회로 변형 예의 작용을 제3도를 참조로 상세히 설명하면 다음과 같다.
본 고안 회로 변형예는 하이 볼티지 피모스 인핸스먼트 트랜지스터(Q4)의 드레인측 접속점 전압(V1)을 GND로 하기 위하여 노말 볼티지 엔모스(NMOS) 인핸스먼트 트랜지스터(Q5)의 게이트에 전압(Vcc)을 인가하여 노말 볼티지 엔모스(NMOS) 인핸스먼트 트랜지스터(Q5)를 도통시킴으로써 드레인측 접속점 전압(V1)이 GND로 되게 하는 것 외에는 상기 본 고안 회로와 동일하다.
이와 같이 구성된 본 고안 회로와 본 고안 회로 변형예를 사용하면, 인핸스먼트 트랜지스터를 사용하므로 제조공정이 간단해지는 효과가 있게 된다.

Claims (1)

  1. 하이 볼티지 피모스(PMOS) 인핸스먼트 트랜지스터(Q2)의 게이트는 접지되고, 소오스는 저항(R1)을 패드(11)에 연결되고, 드레인은 인버터(12)의 입력단 및 소오스간 접지된 노말 볼티지 엔모스(NMOS) 인핸스먼트 트랜지스터(Q3)의 드레인에 연결됨과 아울러 인버터(13)를 통해 그 트랜지스터(Q3)의 게이트에 연결되어 구성된 것을 특징으로 하는 하이 볼티지 입력회로.
KR2019930001019U 1993-01-28 1993-01-28 하이 볼티지 입력회로 KR200148585Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019930001019U KR200148585Y1 (ko) 1993-01-28 1993-01-28 하이 볼티지 입력회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019930001019U KR200148585Y1 (ko) 1993-01-28 1993-01-28 하이 볼티지 입력회로

Publications (2)

Publication Number Publication Date
KR940019731U KR940019731U (ko) 1994-08-22
KR200148585Y1 true KR200148585Y1 (ko) 1999-06-15

Family

ID=19350041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019930001019U KR200148585Y1 (ko) 1993-01-28 1993-01-28 하이 볼티지 입력회로

Country Status (1)

Country Link
KR (1) KR200148585Y1 (ko)

Also Published As

Publication number Publication date
KR940019731U (ko) 1994-08-22

Similar Documents

Publication Publication Date Title
US4678950A (en) Output circuit having an improved protecting circuit
US6377075B1 (en) High voltage protection circuit on standard CMOS process
JPS6472618A (en) Driver circuit
CA1199688A (en) Current source circuit having reduced error
JP3492765B2 (ja) レベル変換回路
US4920287A (en) Output buffer having reduced electric field degradation
EP0204499A2 (en) High voltage isolation circuit for CMOS networks
KR200148585Y1 (ko) 하이 볼티지 입력회로
JP2872058B2 (ja) 出力バッファ回路
KR950016002A (ko) 3치 입력 버퍼 회로
JPH06196989A (ja) パワーオン・リセット回路
JPH0983344A (ja) インバータ回路
JP2544796B2 (ja) 半導体集積回路装置の入力回路
US6522164B2 (en) Switching circuit
KR950005583B1 (ko) 푸쉬풀 출력회로
KR100350820B1 (ko) 넓은전원범위에서동작하기에적합한 저전압BiCMOS디지털지연체인
KR940001196Y1 (ko) 프로그래머블 문턱전압 조정 입력회로
JPH03230617A (ja) 半導体集積回路
KR19990040003A (ko) 푸시풀/오픈 드레인 옵션을 제어하는 출력 버퍼 회로
JPH04138719A (ja) 半導体回路の回路しきい値設定装置
JP2757632B2 (ja) テスト信号発生回路
KR100243263B1 (ko) Rc 오실레이터용 슈미트트리거 회로
KR930005384Y1 (ko) 전압제어 저항회로
JPH0575433A (ja) 入力バツフア回路
JPH0241176B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20050221

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee