JPS63318142A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法に係り、特に配線層上
に層間絶縁膜を形成する方法に関するものである。

（従来の技術） 第２図に従来のＳｉＯ，バイアススパッタ法を用いた層
間絶縁膜の形成方法を示す。第２図において、ｌは半導
体基板であシ、この基板ｌに素子全形成した後、中間絶
縁膜２をＣＶＤ法などにより形成し、さらにその上にＭ
′系合金のスノ譬ツタ法などによる蒸着とホトリソ・エ
ツチングにより配線層３を形成する。その後、配線層３
と中間絶縁膜２上に、　　ｓｉｏ！バイアスス／譬ツタ
法により層間絶縁膜４を形成する。第２図では、この層
間絶縁膜４の形成過程の時間経過を多数の実線で示しで
ある。このように、バイアススパッタ法によれば、ター
グツトパワーと基板バイアスを適切に選択することによ
り、下地形状によらず平坦度の優れた層間絶縁膜４全形
成することができるのである。

（発明が解決しようとする問題点） しかしながら１以上述べた従来の方法は、配線の間隔が
小さい配線層に対しては用いることができなかった。第
３図は、配線の間隔が小さい配線層３に対してバイアス
スフ９ツタ法で層間ｅ　Ｎ４　＃　４全形成した場合を
示す断面図である。前述した、配線の間隔が大きい第２
図の配線層３に対しては、配線間に絶縁膜を埋め込むこ
とが可能でめったが、第３図の間隔が小さい場合は、ス
・々ツタのステッグカパレージが悪化するため、配線間
の層間絶縁膜４中にゲイト（空間）５が生じてしまう。

その結果、リーク電流の増加、層間絶縁膜の耐圧低下な
どという問題が生じることとなった。なお、このゲイト
の形成は、ターグツトノぐワー、基板バイアスを変化さ
せても防止することは不可能であつた。

この発明は、以上述べたバイアススパッタ法やバイアス
ＣＶＤ法など、デポジションとエツチングを同時に行う
方法で配線層上に層間絶縁膜を形成する場合に、配線間
隔が小さい時に生じるざイドの問題を解決し、配線間隔
が小さい構造においても平担な良好な層間絶縁膜を形成
することができる半導体装置の製造方法を提供すること
を゛目的とする。

（問題点を解決するための手段） この発明の半導体装置の製造方法は、素子を形成した半
導体基板上に中間絶縁膜、配線層を順次形成した後、そ
の上に、後処理により絶縁膜となるような流動性の物質
を塗着し、その塗着膜を後処理して絶縁膜とし、その後
、その上に、デポジションとエツチングを同時に行う方
法で平担に層間絶縁膜を形成するものである。

（作用） 上記のような方法によれば、流動性物質の塗着膜を後処
理して得られる絶縁膜により、配線層による段差が軽減
される。したがって、配線層の配線間隔が小さくても、
その上に、・櫂イアスス・臂ツタ法などデポジションと
エツチングを同時に行う方法で、ざイドの発生金なくし
て平担に層間絶縁膜を形成することが可能となる。

（実施例） 以下この発明の一実施例を第１図を参照して説明する〇 まず、第１図（ａ）に示すように、ＳｌやＧａ　Ａｓな
どの半導体基板１１に素子を形成した後、５１０ｗｔＣ
ＶＤ法などでデポジションし中間絶縁膜１２を形成する
。次に、その中間絶縁膜１２上にスパッタ法などでｈｔ
系金合金膜形成し、ホトリン・エツチングを施すことに
より同ｇ１図（ａ）に示すように配線層１３を形成する
。

その後、配線層１３と中間絶縁膜１２上に、後処理によ
り絶縁膜となる流動性物質として第１図（ｂ）に示すよ
うにシリカガラス１４ｆｔ塗着する。このシリカガラス
１４としては１例えば０Ｃ−ＤＣ商品名、東京応化ＫＫ
製、ｌ１％（重麓）Ｓｉ０１含有）ヲ用イ、スピンナ（
回転数４２０ＯＲＰＭ）　テ上述ｆ）ように塗着する。

その後、シリカガラス１４を空気中にて２２０℃。

１０分間ぺ一午ングすることにより、下地に強固に被着
された３０００λ厚程度のシリカガラス膜１４ａ（絶縁
膜）とする。

その後、上記構造体全体をＳｉＯ，ノ々イアススノ々ツ
タ装置にセットし、５ｉｆｔターｒツトと基板１１に同
時に電圧を加え、　　Ｓｉｎｇバイアスス／ダツタする
ことにより、第１図（Ｃ）に示すように前記シリカガラ
ス膜１４ｍで覆われた前記配線層１３および中間絶縁膜
１２上に層間絶縁膜１５ｔ−平担に形成する。

この時、配線層１５による段差がシリカガラス膜１４ａ
により軽減されているので、例え配線層１３の配線間隔
が小さい場合でも、ゲイトのない良好な層間絶縁膜１５
を形成できる。また、配線層１３による段差がシリカガ
ラス膜１４ａで緩和されると、層間絶縁膜の同程度の平
担性の場合では、シリカガラスｇ　ｌ　４　ａ無しの場
合と比べて、層間絶縁膜のデポジションに要する時間は
約１／２に短縮することができた。

なお、上記一実施例は、バイアスス・Ｉツタ法で層間絶
縁膜を形成する場合でちるが、このバイアスス／ダック
法と同様にデーソションとエツチングを同時に行って絶
縁膜の形成を行うバイアスＣＶＤ法においても従来は同
様の問題があり、この発明によればそれを解決できる。

また、上記一実施例では、後処理により絶縁膜となる流
動性物質としてシリカガラスを用いたが、その他の材料
を用いることもできる。

（発明の効果） 以上説明したように、この発明の方法によれば、デーノ
ションとエツチングを同時に行う方法で層間絶縁膜を形
成するのに先立って、流動性物質の塗着膜を後処理して
得られる絶縁膜により配線層による段差を軽減するよう
にしたので、配線層の配線間隔が小さい場合でもボイド
の発生を防止することができ、配線間隔の小さい構造に
対してもデポジションとエツチングを同時に行う方法を
用いて平担な良好な層間絶縁膜の形成が可能となる。

よって、リーク電流の増加や層間絶縁膜の耐圧低下を解
決できる。また、前記絶縁膜により配線層による段差が
軽減されれば、平担な層間絶縁膜を形成するのに要する
絶縁膜のデボソション時間を短縮することが可能であり
、スルーグツトが増加するという効果がおり、デポジシ
ョン時間短縮によって素子などに与えるダメージを軽減
できるという効果もある。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は従来の層間絶縁膜の形成方法
を示す断面図、第３図は配線間隔が小さい配線層上に従
来方法で層間絶縁膜を形成した場合を示す断面図である
。 １１・・・半導体基板、１２・・・中間絶縁膜％　１３
・・・配線層、１４・・・シリカガラス、１４＆・・・
シリカガラス膜、１５・・・層間絶縁膜＠ 第１図 イ屹来方３矢１＝よるｙｔｆＴ面図 第２ＩＱ Ｏ乙嶽某藺り６小の塙合−症来於式にＪう鰭図第３図

Claims (4)

【特許請求の範囲】
1. （１）（ａ）半導体基板に素子を形成した後、中間絶縁
   膜、配線層を順次形成する工程と、 （ｂ）その配線層と中間絶縁膜上に、後処理により絶縁
   膜となるような流動性の物質を塗着する工程と、 （ｃ）その塗着膜を後処理し、絶縁膜とする工程と、 （ｄ）その上に、デポジシヨンとエッチングを同時に行
   う方法で平担に層間絶縁膜を形成する工程とを具備して
   なる半導体装置の製造方法。
2. （２）後処理により絶縁膜となるような流動性物質にシ
   リカガラスを用いることを特徴とする特許請求の範囲第
   １項記載の半導体装置の製造方法。
3. （３）デポジシヨンとエッチングを同時に行い平担な層
   間絶縁膜を形成する方法としてＳｉＯ＿２バイアススパ
   ツタ法を用いることを特徴とする特許請求の範囲第１項
   記載の半導体装置の製造方法。
4. （４）デポジシヨンとエッチングを同時に行い平担な層
   間絶縁膜を形成する方法としてバイアスＣＶＤ法を用い
   ることを特徴とする特許請求の範囲第１項記載の半導体
   装置の製造方法。