JPS63311453A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 この発明は、データをライトバッファに格納した後、バ
スを介してメモリ装置に転送して書き込むように構成し
たライトバッファ制御方式において、データを連続して
メモリ装置に転送して書き込む際に空きサイクルが生じ
てしまうなどの問題を解決するため、ライトバンフッと
バスとの間に新たにラッチを設け、処理速度の速い装置
からデータを複数回に分けて分割した態様でライトバッ
ファに格納した後、このデータを一括してラッチに転送
すると同時にラッチを経由してバスに送出してメモリ装
置に転送することにより、メモリライトを連続して高速
に行うようにしている。

〔産業上の利用分野〕

本発明は、ライトバンフッとバスとの間に新たにラッチ
を設けてメモリライトを連続して行い得るように構成し
たライトバッファ制御方式に関するものである。

〔従来の技術と発明が解決しようとする問題点〕一般に
あるＣＰＵ　（処理装置）がデータをバスを経由してメ
モリ装置にライトする場合、このＣＰＵとバスとの間に
ライトバンファ　（以下ＷＢという）を設け、これに一
旦ライトするデータを格納した後、メモリライト指示が
発行されると、このＷＢのデータがバスに送出されてメ
モリ装置に転送され、書き込まれる。近年、素子のＬＳ
Ｉ化、高速化に伴い、ＣＰＵの内部実行マシンサイクル
がメモリアクセスサイクルに比して速くなり、メモリア
クセスを１＠行う間に内部で数マシンサイクル実行して
いる。しかし、一般的には、メモリライトサイクル中は
、ＷＢの内容を変更してはならないので、連続的にメモ
リライトするには限界があった。

また、プログラムが巨大化し、メモリライトサイクル中
にＷＢを変えるようなプログラムを作ったとしても、Ｏ
３（オペレーティングシステム）にはエラー信号として
報告されないので、デパックが容易ではなかった。

以下第３回向プロセッサ２１を構成するデータ処理部２
２が２Ｂ（２バイト）幅で処理を行い、処理結果を２回
に分けて４Ｂ幅のＷＢ２３に格納し、４Ｂ幅の共通デー
タバス２６を経由してメモリ装置２７に書き込む場合に
ついて説明する。この時、メモリアクセスがデータ処理
部２２の実行サイクルの３倍かかるとした場合のメモリ
タイムチャートを第４図に示す。

第３図において、自プロセッサ２１を構成するデータ処
理部２２がメモリライト命令（第４図（ａｌメモリライ
ト命令）を発行すると、ＷＢ２３に格納されている４Ｂ
のデータが共通データバス２６に送出されてメモリ装置
２７に転送され、３サイクルで書き込まれる。そして、
データ処理部２２は、次のデータをメモリ装置２７にメ
モリライトするために、このメモリライトサイクルの３
サイクル目でＷＢＨセット命令を発行して２Ｂのデータ
をＷＢ２３の上位に格納し、更に次のサイクルでＷＢＬ
セント命令と次のメモリライト命令とを同時に発行して
２ＢのデータをＷＢ２３の下位に格納すると共にこのＷ
Ｂ２３に格納された４日のデータを共通データバス２６
に送出して、３サイクルでメモリ装置ｆ２７に書き込む
ようにしている。

このため、第４図タイムチャートから判明するように、
メモリライトを連続して行おうとしても、メモリライト
サイクルと次のメモリライトサイクルとの間に１サイク
ルの空きサイクル（空き時間）が生じてしまい、連続し
て高速にメモリライトし得ないという問題点があった。

更に、第４図図中■あるいは■の位置で、プログラマが
誤ってＷＢ２３に格納されているデータを変更する命令
をデータ処理部２２に発行させた場合、メモリ装置Ｅ２
７にライトするデータは期待値に反するものになってし
まうという問題点があった。

尚、第３図メモリ装置２７は、共通データバス２６を介
して自プロセンサ２１、他プロセツサ２日、２９などで
共有して相互に通信などを行うものである。

〔問題点を解決するための手段〕

本発明は、前記問題点を解決するため、ＷＢ３とバスと
の間に新たにＷＤ４を設け、処理速度の速い装置からデ
ータを複数回に分けて分割した態様でＷＢ３に格納した
後、このデータを一括してＷＤ４に転送すると共にＷＤ
４を経由してバスに送出してメモリ装置７に転送するよ
うにしている。

第１図を参照して問題点を解決するための手段を説明す
る。

第１図において、ＷＢ　（ライトバンファ）３は、デー
タ処理部２がメモリ装置７に書き込むためのデータを分
割した態様例えば２Ｂづつ２回に分けて計４Ｂのデータ
を格納するものである。

ＷＤ（ラッチ）　４は、ＷＢ３と同じデータ幅をもつラ
ッチである。

共通データバス６は、ＷＤ４から送出されたデータをメ
モリ装置７に書き込んだりするものである。

〔作用〕

次に動作を説明する。

第１図において、データ処理部２がメモリ装置７に書き
込もうとするデータを分割した態様でＷＢ３に順次格納
する。分割したＢ様の最後のデータがこのＷＢ３に格納
されるとこのＷＢ３に格納された全てのデータが一括し
てＷＤ４に転送され保持され、かつ同時にバッファ５を
介して共通データバス６に送出されてメモリ装置７にメ
モリライトされる。このため、データ処理部２は、分割
した態様のデータの最後のものをＷＢ３に格納した直後
のサイクルから次のメモリライトを実行することが可能
となり、連続してメモリライトを実行しても、メモリラ
イトと次のメモリライトとの間に空きサイクルが生じる
ことがなく、データを連続して高速にメモリ装置に書き
込むことができる。

〔実施例〕

次に第１図および第２図を用いて本発明の１実施例の構
成および動作を詳細に説明する。

第１図において、自プロセッサ１は、２ないし５から構
成されている。

データ処理部２は、データを処理するものである。

ＷＢ　（ライトバッファ）３は、データ処理部２がメモ
リ装置７に書き込むべきデータを分割した態様で格納す
るものである。

ＷＤ（ラッチ）４は、分割した態様の最後のデータがＷ
Ｂ３に格納された直後に、これら格納されたデータを一
括して格納して保持すると共に同時にスルーする状態で
バッファ５を介して共通データバス６に送出するもので
ある。

共通データバス６は、自プロセッサ１１他プロセッサ８
．９などが共通に使用するデータバスである。これら自
プロセッサ１１他プロセッサ８．９は、この共通データ
バス６を使用してメモリ装置７をアクセスして通信など
を行うことができる。

次に、第１図において、データ処理部２が２Ｂ（２バイ
ト）幅のデータを２回に分けてＷＢ３に格納し、ＷＢ３
、ＷＤ４および共通データバス６のデータ幅が全て４Ｂ
幅である場合の動作を第２図を用いて詳細に説明する。

この時、データ処理部２は、１メモリライトサイクルの
間に３サイクルを実行するものとする。

第２図において、図中！ａ＋メモリライト命令を発行す
ると、ＷＢ３に格納されている４Ｂ幅のデータが一括し
てＷＤ４に格納されて保持されると共にスルー状態で即
時にバッファ５および共通データバス６を介してメモリ
装置７に転送され、３サイクルで書き込まれる（第２図
図中に記載したメモリライトサイクル）、そして、この
メモリライトサイクルの最後の３サイクル目で、データ
処理部２は、図中（ａｌＷＢＨセット命令を発行してＷ
Ｂ３の上位２Ｂにデータを格納し、続（次のサイクルで
ＷＢＬセット命令を発行してＷＢ３の下位２Ｂにデータ
を格納すると同時にメモリライト命令を発行するため、
第２図図中に記載したメモリライトサイクルが終了した
次のサイクルから次のメモリライトサイクルを上述した
と同様に実行することができる。このため、第２図タイ
ムチャートに示すように、連続してデータをメモリ装置
７にメモリライトする場合であっても、第４図従来の如
く空きサイクルを生じることなく、連続して高速にメモ
リライトを行うことが可能となる。また、オペレータは
、ＷＢ３のライトタイミングを意識しなくもよく、バグ
を減らすことが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、ライドパ、ファ
とバスとの間に新たにラッチを設け、処理速度の速い装
置からデータを複数回に分けて分割した態様でライトバ
ッファに格納した後、このデータを一括してラッチに転
送すると共にラッチを経由してバスに送出してメモリ装
置に転送する構成を採用しているため、メモリライトを
連続して実行しても空きサイクルが生じることがなく、
メモリライトを高速に行うことができる。更に、オペレ
ータは、分割した態様のデータをライトバッファに格納
するタイミングを意識しなくても済み、バグを減らすこ
とが可能となる。

【図面の簡単な説明】

第１図は本発明の１実施例構成図、第２図は本発明のタ
イムチャート、第３図は従来のＷＢ　（ライトバッファ
）とデータバスとの関係図、第４図は従来のタイムチャ
ートを示す。 図中、１は自プロセッサ、２はデータ処理部、３はＷＢ
　（ライトバッファ）、４はＷＤ（ラッチ）、６は共通
データバス、７はメモリ装置を表す。 本発明０］実旗例構原図 第　１　図 句　　、Ω　υ

Claims (1)

1. 【特許請求の範囲】 データをライトバッファに格納した後、バスを介してメ
   モリ装置に転送して書き込むように構成したライトバッ
   ファ制御方式において、 ライトバッファ（３）とデータバス（６）との間にラッ
   チ（４）を新たに設け、処理速度の速い装置からデータ
   を複数回に分けて分割した態様で上記ライトバッファ（
   ３）に格納した後、このデータを一括して上記ラッチ（
   ４）に転送すると同時に当該ラッチ（４）を経由してデ
   ータバス（６）に送出し、メモリ装置に転送して書き込
   むように構成したことを特徴とするライトバッファ制御
   方式。