JPH0425961A

JPH0425961A - 共有データ更新方式

Info

Publication number: JPH0425961A
Application number: JP13036590A
Authority: JP
Inventors: Toshiaki Takewaki; 武脇　敏晃
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-22
Filing date: 1990-05-22
Publication date: 1992-01-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、複数のプロセッサにより共有される共有メモ
リの更新を行なう共有データ更新方式（従来の技術）近年では、単一のプロセッサの場合と比べ、より高い処
理能力を実現するために、複数のプロセッサで並列処理
を行なう情報処理装置の実用化が始まっている。このよ
うな情報処理装置では、プロセッサ間でデータのやり取
りを行なう必要があり、それを実現する手段の一つに共
有メモリを用いる方式がある。

共有メモリは、通常の命令（主記憶装置）と同じように
、プロセッサからアドレスが指定され、データのリード
／ライトが行なわれる。ただし、複数のプロセッサから
同じアドレスのデータを更新しようとすると、例えば次
のような正しくない事象が起こりうる。

ここでは、二つのプロセッサ（プロセッサＰプロセッサ
Ｑ）が、はぼ同時に共有メモリのアドレスＡの内容に対
してプロセッサＰはｒｌＪを、プロセッサＱは「２」を
加えようとする場合を仮定する。第７図（ａ）（ｂ）に
、そのためのプロセッサＰ、Ｑそれぞれのプログラムを
示す。第７図（ａ）に示すプログラムは、アドレスＡに
格納されたデータを読み込んでレジスタ１に保持しくｒ
ｅａｄ）、このレジスタ１の内容に「１」を加えてレジ
スタ１に保持しくａｄｄ）、レジスタ１に保持された加
算結果をアドレス八に書き込むものである（ｗｒｆｔｅ
）。第７図（ｂ）に示すプログラムは、ａｄｄにおいて
「２」を加えるもので、他は同様にして処理される。

プロセッサＰとプロセッサＱの処理が、第８図に示すよ
うなタイミングであって重ならない場合は問題ない。し
かし、第９図に示すように、プロセッサＰとプロセッサ
Ｑの処理が重なる場合には、どちらか一方の更新がデー
タに反映されないことがある。

これを避けるために従来では、プロセッサが共有メモリ
のあるアドレスのデータをリード、ライトする処理を、
他のプロセッサの干渉を受けること無く実現できるよう
、特殊な命令をプロセッサで用意する方法が用いられて
いる。

ここでは、このような命令のうち、より効率が良いコン
ベアアンドスワップ（ＣＡＳ）命令について、その動作
を説明する。

ＣＡＳ命令は、通常、３つのレジスタを使用する。第１
のレジスタ（Ａｄｒｅｓｓ＾）　には、更新すべきアド
レスを格納する。第２のレジスタ（Ｒｅｇｌｓｔｅｒｌ
）には、更新すべきアドレスからり一ドした元のデータ
を格納する。そして、第３のレジスタ（Ｒｅｇｌｓｔｅ
ｒ２）には更新すべきアドレスにライトすべきデータを
格納する。

ＣＡＳ命令は、第１のレジスタの示すアドレスに格納さ
れているデータを読出し、このデータと第２のレジスタ
の内容を比較する。そして、両者が一致すれば第３のレ
ジスタのデータを、共有メモリのそのアドレスに対して
ライトする。もし、両者が一致しなければ、リードした
データを第２のレジスタに格納する。両者が一致したか
否かは、コンデイションコードに反映される。

ＣＡＳ命令では、更新すべきアドレスに対してリードと
ライトが行なわれる。この間に、他のプロセッサが共有
メモリをアクセスしようとすると、そのアクセスはＣＡ
Ｓ命令の終了まで待たされる。

このＣＡＳ命令を使用すると、第７図（ａ）（ｂ）のプ
ログラムは、それぞれ第１０図（ａ）（ｂ）のように書
くことができる。このＣＡＳ命令を用いることによって
、複数のプロセッサが同じアドレスのデータを更新する
場合であっても、正しい結果を得ることができる。

（発明が解決しようとする課題）しかしながら、このような方法では、ブータラ更新する
ための手間がかかるという問題があった。すなわち、第
１０図のプログラムで一回目のＣＡＳ命令でデータの更
新に成功する最短の場合でも、更新データのリードが二
回（うち−回はＣＡＳ命令中で行なわれる）とライトが
一回（ＣＡＳ命令中で行われる）必要となっている。

このように、共存データの更新用の命令として、従来、
ＣＡＳ命令等が使用されているが、最も効率の良いＣＡ
Ｓ命令でも、もとのデータを共有メモリからリードして
新しいデータを共有メモリにライトするには、最良の場
合でもリード二回とライト−回の処理が必要となってい
た。

本発明は前記のような点に鑑みてなされたもので、より
効率良く共有データの更新を行なう事が可能な共有デー
タ更新方式を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、プロセッサがアクセスの対象とするアドレス
を示すアドレス情報と当該プロセッサを示すプロセッサ
情報とを対応づけて保持するためのデータ更新状況保持
手段と、プロセッサによって前記共有メモリに格納され
たデータの読み込みが行なわれる際、指定された前記共
有メモリ内のアドレスに対応するアドレス情報と当該プ
ロセッサのプロセッサ情報とを前記データ更新状況保持
手段に格納する更新情報格納手段と、プロセッサによっ
て前記共有メモリにデータの書き込みが行なわれる際、
指定されたアドレスのアドレス情報と対応づけて当該プ
ロセッサのプロセッサ情報が前記データ更新状況保持手
段に予め保持されている場合には同プロセッサ情報を消
去し、他のプロセッサのプロセッサ情報が予め保持され
ている場合にはデータの書き込みを行わずに当該プロセ
ッサに書き込みが失敗したことを通知する更新制御手段
とを具備して構成するものである。

（作　用）このような構成によれば、プロセッサが例えばリード命
令Ａを実行することにより、更新すべき元のデータがレ
ジスタにロードされると共に、データ更新状況保持手段
にそのアドレスを示すアドレス情報とプロセッサ情報（
プロセッサ番号）が格納される。そして、例えばライト
命令Ｘを実行することにより、新しいデータをそのアド
レスに書き込もうとする。このリード命令Ａからライト
命令Ｘの間において、もし他のプロセッサによってその
アドレスに対してアクセスが行なわれなかった場合には
、データ更新状況保持部にそのアドレスに対して当該プ
ロセッサ番号が格納されているので、ライト命令Ｘによ
り新しいデータを書き込むことができる。また、リード
命令Ａがらライト命令Ｘの間において、もし他のプロセ
ッサによってそのアドレスに対してアクセスが行なわれ
た場合には、そのアドレスに対して当該プロセッサ番号
が格納されていないため、実際のライト（書き込み）は
行なわれずプロセッサはライト命令Ｘが成功しなかった
ことがわかる。

（実施例）以下、図面を参照して本発明の一実施例を説明する。第
１図は同実施例に係わる共有データ更新方式を用いる複
数のプロセッサによって並列処理を行なうことが可能な
情報処理装置の概略構成を示すブロック図である。同図
においては、バス１０を介して、２つのプロセッサＰ、
プロセッサＱ１及び共有メモリ２０が接続されている。

プロセッサＰ、Ｑからのリード命令やライト命令は、バ
ス１０を介して共有メモリ２０に送られる。共有メモリ
２０には、データを格納するだめのデータ部３０、及び
共有メモリ２０に対するデータ更新の状況を示す情報を
保持するだめのデータ更新状況保持部４０が設けられて
いる。データ更新状況保持部４０には、更新の対象とす
るアドレスを示すアドレス情報を格納するためのアドレ
ス情報格納部５０と、データの更新を実行するプロセッ
サを示すプロセッサ番号を格納するためのプロセッサ番
号格納部６ｏが設けられている。アドレス情報格納部５
ｏに格納されるアドレス情報と、プロセッサ番号格納部
６０に格納されるプロセッサ番号は、それぞれ共有メモ
リ２０に対してデータ更新を行なうプロセッサ、共有メ
モリ２０の処理対象とするアドレスに応じて変更される
ものである。

次に、同実施例の動作について説明する。

ここでは、プロセッサＰとプロセッサＱが、共有メモリ
２０の同じアドレスＡのデータを操作する処理を、第２
図（ａ）（ｂ）に示すプログラムを例にして説明する。

プロセッサＰは、第２図（ａ）のプログラムを使用し、
プロセッサＱは第２図（ｂ）のプログラムを使うものと
する。説明を簡単にするために第２図に示すプログラム
以外では、アドレスＡに対する操作が行われないものと
する。

また、説明に用いる共有メモリ２ｏのデータ更新状況保
持部４０、及びデータ部３ｏの状態は、それぞれ第３図
、第４図のようになっているものとする。

はじめに、プロセッサＰ、Ｑによるデータの更新処理が
、第５図に示すようなタイミングで重なっていない場合
について説明する。

まず、プロセッサＰは、リード命令Ａ　（ｒｅａｄ＾）
によって共有メモリ２０上のアドレスＡのデータを読み
込もうとする。共有メモリ２０のアドレスＡに格納され
たデータｒ２Ｊが、プロセッサＰに読み込まれる。この
とき、データ更新状況保持部４０にはアドレスＡに対応
するエントリが存在しないので新たなエントリを確保し
、アドレス情報格納部５０にアドレス情報「Ａ」を格納
し、このアドレス情報に対応づけてプロセッサ番号格納
部６ｏにプロセッサ番号ｒＰＪを格納する（ｔｌｌ）。

プロセッサＰは、読み込んだアドレスＡのデータの値に
「１」を加える処理（ａｄｄ）を施す（ｔｌ２）。

プロセッサＰは、その処理結果をライト命令Ｘ（ｖｒｌ
ｔｅＸ）によってアドレスＡに書き込もうとする。この
とき、加算処理の間に他のプロセッサによってアドレス
Ａがアクセスされていないので、データ更新状況保持部
４０に保持されているアドレス情報ｒＡＪに対応するプ
ロセッサ番号はｒＰＪである。従って、共有メモリ２０
には、アドレスＡにプロセッサＰから渡されたデータ「
３」が格納される。また、データ更新状況保持部４０の
アドレス情報格納部５０に格納されているアドレスＡに
対応するアドレス情報ｒＡＪと、プロセッサ番号格納部
６０に格納されたプロセッサ番号ｒＰＪが消去される（
ｔｌ３）。

この後、プロセッサＱは、リード命令Ａ（ｒｅａｄ＾）
によって共有メモリ２０上のアドレスＡのデータの読み
込みを行なう。共有メモリ２ｏは、アドレスＡに格納さ
れたデータの値「３」をプロセッサＱに渡す。このとき
、データ更新状況保持部４０には、アドレスＡに対応す
るエントリがないので、新たなエントリが確保され、そ
のアドレス情報ｒＡＪとプロセッサ番号ｒＱＪが、それ
ぞれアドレス情報格納部５０、プロセッサ番号格納部Ｇ
。

に格納される（ｔｌ４）。

プロセッサＱは、読み込んだデータの値に「２」を加え
る処理（ａｄｄ　）を施す（ｔｌ、５）。

プロセッサＱは、その処理結果をライト命令Ｘ（ｖｒｉ
ｔｅＸ）によってアドレスＡに書き込もうとする。この
とき、加算処理の間に他のプロセッサによってアドレス
Ａがアクセスされていないので、共有メモリ２０には、
アドレスＡにプロセッサＱから渡されたデータ「５」が
格納される。また、データ更新状況保持部４０に格納さ
れているアドレスＡに対するアドレス情報ｒＡＪと、プ
ロセッサ番号格納部６０に格納されたプロセッサ番号ｒ
ＱＪが消去される（ｔｌ、６）。

このように、データの更新処理が、プロセッサＰ、Ｑで
重なっていない場合、第５図に示すように、アドレスＡ
の内容は、データ更新の内容が反映される。

次に、プロセッサＰ、Ｑによるデータの更新処理が、第
６図に示すようなタイミングで重なっている場合につい
て説明する。

まず、プロセッサＰは、リード命令Ａによって共有メモ
リ２０上のアドレスＡのデータを読み込もうとする。共
有メモリ２０のアドレスＡに格納されたデータ「２」が
、プロセッサＰに読み込まれる。

このとき、データ更新状況保持部４０にはアドレスＡに
対応するエントリが存在しないので新たな一エントリを
確保し、アドレス情報格納部５０にアドレス情報ｒＡＪ
を格納し、プロセッサ番号格納部Ｇ。

にプロセッサ番号ｒＰＪを格納する（ｔ２１）。

プロセッサＰは、読み込んだデータの値に「１」を加え
る処理を施す。一方、プロセッサＱは、リード命令Ａに
よって共有メモリ２０上のアドレスＡのデータを読み込
もうとする。これにより共有メモリ２０のアドレスＡに
格納されたデータがプロセッサＱに読み込まれる。また
、プロセッサＱは、データ更新状況保持部４０のプロセ
ッサ番号格納部６０に格納されたアドレスＡに対応する
プロセッサ番号をｒＱＪに変更する（ｔ２２）。

ブロセ、ツザＱは、読み込んだデータの値に「２」を加
える処理を施す。プロセッサＰは、演算結果をライト命
令ＸによってアドレスＡに書き込もうとする。このとき
、加算処理の間にプロセッサＱによってアドレスＡに対
する書き込みが行われているため、データ更新状況保持
部４０に格納されたアドレスＡに対応するプロセッサ番
号はｒＱＪであり、当該プロセッサ番号ｒＰＪと異なっ
ている。

この場合には、実際に共有メモリ２０に対して書き込み
を行なわず、プロセッサＰに対して書き込みが失敗した
ことを、コンデイションコードに反映させることによっ
て通知する（ｔ２３）。

プロセッサＰは、書き込みに失敗したので、条件分岐命
令（ｂｅ）によって更新を再試行するためラベルＲｅｔ
ｒｙに分岐する（第２図参照）。プロセッサＱは、演算
結果をライト命令ＸによってアドレスＡに書き込もうと
する。このとき、アドレスＡが他のプロセッサによって
アクセスされていないので、共有メモリ２０には、アド
レスＡにプロセッサＱから渡されたデータ「４」が格納
されると共に、データ更新状況保持部４０に格納されて
いるアドレスＡに対応するアドレス情報ｒＡＪと、プロ
セッサ番号ｒＱＪが消去される（ｔ２４）。

プロセッサＰは、リード命令Ａによって共有メモリ２０
上のアドレスＡのデータを読み込もうとする。共有メモ
リ２０は、アドレスＡに格納されたデータの値「４」を
プロセッサＰに渡す。このとき、データ更新状況保持部
４０には、アドレスＡに対応するエントリがないので、
新たなエントリが確保され、そのアドレス情報ｒＡＪと
プロセッサ番号ｒＱＪが、それぞれアドレス情報格納部
５０、プロセッサ番号格納部６０に格納される（ｔ２５
）。

プロセッサＰは、読み込んだデータの値に「１」を加え
る処理を施す（ｔ２６）。

プロセッサＰは、その処理結果をライト命令Ｘによって
アドレスＡに書き込みを行なう。このとき、加算処理の
間に他のプロセッサによってアドレスＡがアクセスされ
ていないので、データ更新状況保持部２０のプロセッサ
番号格納部６ｏに格納されたアドレスＡに対応するプロ
セッサ番号はｒＰＪである。共有メモリ２０には、アド
レスＡにプロセッサＰから渡されたデータｒ５Ｊを格納
する。また、データ更新状況保持部４０のアドレス情報
格納部５０、プロセッサ番号格納部６ｏに、格納されて
いるアドレスＡに対応するアドレス情報ｒＡＪとプロセ
ッサ番号ｒＰＪをそれぞれ消去する（ｔ２７）。

ところで、前記実施例の説明では共有データについて説
明したが、非共有データに対する更新の場合には、リー
ド命令Ｂとライト命令Ｙを用いる。

非共有データは、プロセッサＰとプロセッサＱの何れか
一方のプロセッサによってアクセスされる。

このため、データ更新状況保持部４０にはそのデータの
アドレス情報とプロセッサ番号を保持する必要がない。

リード命令Ｂは、データ更新状況保持部４０に処理対象
とするデータのアドレス情報とプロセッサ番号を保持し
ないで、読出しを行なう命令である。ライト命令Ｙは、
データ更新状況保持部４０にそのデータに関するアドレ
ス情報とプロセッサ番号が含まれているかを確認せずに
書込みを行なう命令である。

例えば、アドレスＡのデータが一度も共有されていない
場合、リード命令Ｂによりデータを読み出す。この時、
データ更新状況保持部４０にアドレスＡに関するアドレ
ス情報とプロセッサ番号は、保持されていない。

次に、更新されたデータをライト命令Ｙによりアドレス
Ａに書き戻す。データが共有されていないので、データ
更新状況保持部４０にはアドレスＡに関するアドレス情
報とプロセッサ番号は保持されていない。従って、ライ
ト命令Ｙは、その確認を行わないで書き込みを行なう。

また、アドレスＡの共有データが、ある時点から単一の
プロセッサからのみアクセスされる場合、リード命令Ｂ
によりデータを読み出す。それまで、共有されていたた
め、データ更新状況保持部４０にはアドレスＡに関する
アドレス情報とプロセッサ番号が保持されている可能性
がある。このため、データ更新状況保持部４０にアドレ
スＡに関するアドレス情報とプロセッサ番号が保持され
ていれば、これを消去する。

このようにして、プロセッサが共有メモリ２０内のデー
タの更新を行なう際には、データ更新状況保持部４０に
更新の対象とするアドレスを示すアドレス情報、及び更
新処理を行なうプロセッサを示すプロセッサ番号が対応
づけられて格納される。

他のプロセッサは、データ更新状況保持部４０に保持さ
れたアドレス情報、プロセッサ番号を参照してデータ更
新処理が可能か判別される。すなわち、従来のＣＡＳ命
令を用いた方式のように、データを読み込んで更新可能
か否かを判別するので、データ更新処理に伴う共有メモ
リに対するリード。

ライトがそれぞれ１回で済む。このため、従来に比較し
て、より効率的に処理を行なうことが可能となる。

なお、ライト命令Ｘが失敗したことを通知する方法とし
ては、コンデイションコードに反映させることによって
通知しても良く、また割り込みによって通知しても良い
。

また、前記実施例においては、二つのプロセッサによる
共有メモリ２０が共有される場合を例にして説明したが
、プロセッサ数は、これに限定されるものではない。こ
の場合、データ更新状況保持部４０にデータ更新の状況
（コマンド）に応じてアドレス情報、プロセッサ番号を
格納し、この情報を参照してアクセス競合を制御する。

〔発明の効果〕

以上のように本発明によれば、複数のプロセッサによっ
て共有される共有メモリの更新がリード命令１回とライ
ト命令１回で実現することができる。これは、従来のＣ
ＡＳ命令を使用してリード命令２回とライト命令１回で
行なう場合と比較して、より共有データの更新が高速に
なり、また共有メモリに対するアクセスの競合を緩和さ
せることが可能となるものである。

【図面の簡単な説明】

第１図乃至第６図は本発明の一実施例に係わる図であり
、第１図は同実施例の共有データ更新方式を用いる情報
処理装置の概略構成を示すブロック図、第２図は更新処
理プログラムの一例を示す図、第３図はアドレス情報格
納部の構成の一例を示す図、第４図はデータ部の構成の
一例を示す図、第５図は２つのプロセッサの更新処理が
重ならなかったときのタイミングを示す図、第６図は２
つのプロセッサの更新処理が重なったときのタイミング
を示す図である。第７図乃至第１０図は従来の技術を説
明するための図であり、第７図は更新処理プログラムの
一例を示す図、第８図は２つのプロセッサの更新処理が
重ならなかったときのタイミングを示す図、第９図は２
つのプロセッサの更新処理が重なったときのタイミング
を示す図、第１０図はＣＡＳ命令を用いた更新処理プロ
グラムの一例を示す図である。Ｐ、Ｑ・・・プロセッサ、１０・・・バス、２０・・・
共有メモリ、３０・・・データ部、４０・・・データ更
新状況保持部、５０・・・アドレス情報格納部、６０・
・・プロセッサ番号格納部。出願人代理人　弁理士　鈴江武彦アドレスＡの内容第図プロセッサＰの実行命令ｒｅａｄ　　ａｄｄ　　　ｗｒｉｔｅｊＩｓ図

Claims

【特許請求の範囲】複数のプロセッサによって共有される共有メモリに対す
る更新処理の制御を行なう共有データ更新方式において
、プロセッサがアクセスの対象とするアドレスを示すアド
レス情報と当該プロセッサを示すプロセッサ情報とを対
応づけて保持するためのデータ更新状況保持手段と、プロセッサによって前記共有メモリに格納されたデータ
の読み込みが行なわれる際、指定された前記共有メモリ
内のアドレスに対応するアドレス情報と当該プロセッサ
のプロセッサ情報とを前記データ更新状況保持手段に格
納する更新情報格納手段と、プロセッサによって前記共有メモリにデータの書き込み
が行なわれる際、指定されたアドレスのアドレス情報と
対応づけて当該プロセッサのプロセッサ情報が前記デー
タ更新状況保持手段に予め保持されている場合には同プ
ロセッサ情報を消去し、他のプロセッサのプロセッサ情
報が予め保持されている場合にはデータの書き込みを行
わずに当該プロセッサに書き込みが失敗したことを通知
する更新制御手段と、を具備したことを特徴とする共有データ更新方式。