JPS63308644A - 割込み処理制御方式 - Google Patents
割込み処理制御方式Info
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- JPS63308644A JPS63308644A JP62144255A JP14425587A JPS63308644A JP S63308644 A JPS63308644 A JP S63308644A JP 62144255 A JP62144255 A JP 62144255A JP 14425587 A JP14425587 A JP 14425587A JP S63308644 A JPS63308644 A JP S63308644A
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- 230000007704 transition Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 19
- 230000009466 transformation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
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- 238000007796 conventional method Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101001003569 Homo sapiens LIM domain only protein 3 Proteins 0.000 description 1
- 101000639972 Homo sapiens Sodium-dependent dopamine transporter Proteins 0.000 description 1
- 102100026460 LIM domain only protein 3 Human genes 0.000 description 1
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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- Engineering & Computer Science (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
二重動的アドレス変換（ＤＡＴ ： ＤｙｎａｓｉｃＡ
ｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ）を行なう仮
想計算機（ＶＭ：Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）
上での割込み処理制御方式において、 ゲスト割込み処理を行なう時に、ホストＤＡＴの例外を
検出した場合は新たにホスト割込み処理状態へ遷移し、
ホストプログラム割込み処理を行なうことをハードウェ
アで実現することにより、上記のホスト割込み処理をフ
ァームウェアによるエミュレートなしに高速で実行でき
るようにしたものである。
ｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ）を行なう仮
想計算機（ＶＭ：Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）
上での割込み処理制御方式において、 ゲスト割込み処理を行なう時に、ホストＤＡＴの例外を
検出した場合は新たにホスト割込み処理状態へ遷移し、
ホストプログラム割込み処理を行なうことをハードウェ
アで実現することにより、上記のホスト割込み処理をフ
ァームウェアによるエミュレートなしに高速で実行でき
るようにしたものである。
本発明は割込み処理制御方式に係り、特に二重ＤＡＴを
行なう仮想計算機上での割込み処理制御方式に関する。
行なう仮想計算機上での割込み処理制御方式に関する。
割込み処理時の基本的な動作として、旧ＰＳＷ（Ｐｒｏ
ａｒａｍ ５ｔａｔｕｓ Ｗｏｒｄ ）の格納、新Ｐ
ＳＷの取出し、ｇＩＪ込み情報（割込みコードなど）の
格納がある。、これらの処理は割込み時にハードウェア
によって自動的になされてきた。
ａｒａｍ ５ｔａｔｕｓ Ｗｏｒｄ ）の格納、新Ｐ
ＳＷの取出し、ｇＩＪ込み情報（割込みコードなど）の
格納がある。、これらの処理は割込み時にハードウェア
によって自動的になされてきた。
ところで、一般にはユーザプログラムである、オペレー
ティングシステム（Ｏ８）を含むゲストプログラムと、
ゲストを管理するホストプログラムとが動く、二重ＤＡ
Ｔを行なう仮想計算機上では、ゲストの実アドレスはホ
ストの仮想アドレスに対応する。すなわち、第４図に示
すように、ゲスト仮想アドレスはゲスト変換テーブルを
用いたゲストＤＡＴによりゲスト実アドレスとなり、ゲ
スト実アドレスをゲストプリフィクスを行なうことによ
りゲスト絶対アドレスとなり、更にそれにゲスト記憶域
起点を加えるとホスト仮想アドレスが得られる。
ティングシステム（Ｏ８）を含むゲストプログラムと、
ゲストを管理するホストプログラムとが動く、二重ＤＡ
Ｔを行なう仮想計算機上では、ゲストの実アドレスはホ
ストの仮想アドレスに対応する。すなわち、第４図に示
すように、ゲスト仮想アドレスはゲスト変換テーブルを
用いたゲストＤＡＴによりゲスト実アドレスとなり、ゲ
スト実アドレスをゲストプリフィクスを行なうことによ
りゲスト絶対アドレスとなり、更にそれにゲスト記憶域
起点を加えるとホスト仮想アドレスが得られる。
このホスト仮想アドレスはホスト変換テーブルを用いた
ホストＤＡＴによりホスト実アドレスとされ、更にその
ホスト実アドレスにホストブリティクスを行なうことに
よりホスト絶対アドレスとされる。
ホストＤＡＴによりホスト実アドレスとされ、更にその
ホスト実アドレスにホストブリティクスを行なうことに
よりホスト絶対アドレスとされる。
従って、仮想計算機上では、ゲストの実アドレスはホス
トの仮想アドレスに対応するため、ゲストでの割込み処
理に用いられるアドレスについてホストＤＡＴの例外（
■ベージトランスレーションイクスセプション、■セグ
メントトランスレーションイクスセプション、■トラン
スレーションスペシフィケーションイクスセブション）
が存在する場合があり、その時ホストＤＡＴの例外はホ
ストのプログラム割込みで処理されなければならない。
トの仮想アドレスに対応するため、ゲストでの割込み処
理に用いられるアドレスについてホストＤＡＴの例外（
■ベージトランスレーションイクスセプション、■セグ
メントトランスレーションイクスセプション、■トラン
スレーションスペシフィケーションイクスセブション）
が存在する場合があり、その時ホストＤＡＴの例外はホ
ストのプログラム割込みで処理されなければならない。
第５図は従来の割込み処理制御方式の一例の動作を模式
的に示す図である。同図中、プロセスステートエにおい
ては通常の命令が処理され、ゲストでの割込み条件が検
出されると（第５図にＰＲＯＣＥＳＳ ＳＷ Ｇｏ
で示す）、リストアステート１（Ｒ８１）、リストアス
テートｌ０（Ｒ８１Ｄ）の各ステートでバイブライン処
理回路がクリアされた後、エンドプロセス・ステート■
へと状態遷移（ステートスイッチ）が行なわれる。
的に示す図である。同図中、プロセスステートエにおい
ては通常の命令が処理され、ゲストでの割込み条件が検
出されると（第５図にＰＲＯＣＥＳＳ ＳＷ Ｇｏ
で示す）、リストアステート１（Ｒ８１）、リストアス
テートｌ０（Ｒ８１Ｄ）の各ステートでバイブライン処
理回路がクリアされた後、エンドプロセス・ステート■
へと状態遷移（ステートスイッチ）が行なわれる。
このエンドプロセス・ステート■において、ＤｔＡ、Ｔ
、Ｂ、Ｅ、Ｗで示す順次の各サイクルからなるパイプラ
イン処理により、ゲストでの割込み処理が行なわれ、旧
ＰＳＷの格納、新ＰＳＷの７エツチ、割込みコードの格
納が行なわれ、ゲストプログラムの割込み処理ルーチン
に制御がわたる。
、Ｂ、Ｅ、Ｗで示す順次の各サイクルからなるパイプラ
イン処理により、ゲストでの割込み処理が行なわれ、旧
ＰＳＷの格納、新ＰＳＷの７エツチ、割込みコードの格
納が行なわれ、ゲストプログラムの割込み処理ルーチン
に制御がわたる。
ゲストの割込み処理が終ると、第５図に示す如く、プロ
セスステート■に戻る。
セスステート■に戻る。
しかるに、割込みに用いられるゲスト実アドレスが、ホ
ストアドレス空間中でプログラム例外を生じた場合、ホ
スト実アドレス中の新ＰＳＷがフェッチされる。ゲスト
実アドレスとホスト実アドレスとは一般に異なり、ホス
トの新ＰＳＷがフェッチされた場合、制御はホストプロ
グラムのプロダラム割込み処理ルーチンに渡る。そして
、従来方式ではその処理の後ゲストプログラムに制御を
渡し、そこからゲストの割込み処理ルーチンを走行して
いた。
ストアドレス空間中でプログラム例外を生じた場合、ホ
スト実アドレス中の新ＰＳＷがフェッチされる。ゲスト
実アドレスとホスト実アドレスとは一般に異なり、ホス
トの新ＰＳＷがフェッチされた場合、制御はホストプロ
グラムのプロダラム割込み処理ルーチンに渡る。そして
、従来方式ではその処理の後ゲストプログラムに制御を
渡し、そこからゲストの割込み処理ルーチンを走行して
いた。
すなわち、従来方式では割込みに用いられるゲスト実ア
ドレスについてホストＤＡＴの例外が存在した場合は、
ゲストの割込み処理をハードウェアが行なった後に、フ
ァームウェアがホストＤＡＴ１ホスト割込み処理をエミ
ュレートしなければならず、ソフトウェア処理のためホ
スト割込み処理に時間がかかるという問題点があった。
ドレスについてホストＤＡＴの例外が存在した場合は、
ゲストの割込み処理をハードウェアが行なった後に、フ
ァームウェアがホストＤＡＴ１ホスト割込み処理をエミ
ュレートしなければならず、ソフトウェア処理のためホ
スト割込み処理に時間がかかるという問題点があった。
本発明は上記の点に鑑みて創作されたもので、ホストＤ
ＡＴ、ホスト割込み処理をファームウェアによるエミュ
レートなしに実行できる割込み処理制御方式を提供する
ことを目的とする。
ＡＴ、ホスト割込み処理をファームウェアによるエミュ
レートなしに実行できる割込み処理制御方式を提供する
ことを目的とする。
第１図は本発明の原理ブロック図を示す。同図中、１は
状態遷移手段で、ゲストの割込み処理ステート中にホス
トＤＡＴの例外の有無を検出し、例外検出時は直ちにホ
スト割込み処理状態へ遷移させる。
状態遷移手段で、ゲストの割込み処理ステート中にホス
トＤＡＴの例外の有無を検出し、例外検出時は直ちにホ
スト割込み処理状態へ遷移させる。
２は保持手段で、ゲストの割込み処理中に生じたホスト
ＤＡＴの例外の内容を新プログラム割込コードとして保
持する。３は処理手段で、ホストプログラムの割込み処
理を行なう。これらの手段１．２及び３は夫々二重ＤＡ
Ｔを行なう仮想計算機においてハードウェアで構成され
ている。
ＤＡＴの例外の内容を新プログラム割込コードとして保
持する。３は処理手段で、ホストプログラムの割込み処
理を行なう。これらの手段１．２及び３は夫々二重ＤＡ
Ｔを行なう仮想計算機においてハードウェアで構成され
ている。
状態遷移手段１によりゲストの割込み処理ステートから
ホスト割込み処理状態へと遷移されると、処理手段３は
保持手段２により保持されている前記新プログラム割込
コードに従ってホストプログラムの割込み処理を行なわ
せる。
ホスト割込み処理状態へと遷移されると、処理手段３は
保持手段２により保持されている前記新プログラム割込
コードに従ってホストプログラムの割込み処理を行なわ
せる。
これにより、ホストＤＡＴ、ホストプログラムの割込み
処理をファームウェアによるエミュレートなしに実行す
ることができる。
処理をファームウェアによるエミュレートなしに実行す
ることができる。
第２図は本発明の一実施例の回路図、第３図は本発明の
一実施例の動作を模式的に示す図である。
一実施例の動作を模式的に示す図である。
第３図に２０で示すエンドプロセス・ステートはゲスト
の割込み処理状態であり、このときにホストＤＡＴのプ
ログラム例外を検出したフローが存在しているものとす
る。
の割込み処理状態であり、このときにホストＤＡＴのプ
ログラム例外を検出したフローが存在しているものとす
る。
第２図に示す２人カゲート回路５の一方の入力端子には
上記のエンドプロセス・ステート２０の期間中、ローレ
ベルの信号が入力されている。この状態で、フＯ−の最
後のＷサイクルで第２図の２人カゲート回路５の他方の
入力端子に、ローレベルのライトサイクル・イクスセプ
ション・バリッド（ＷＸＶ）信号が入来する。これによ
り、ゲート回路５からハイレベルの信号が取り出され、
ＯＲ回路６を通して状態遷移信号ＰＲＯＣＥＳＳ・５Ｗ
−Ｇｏがリストアステート１（Ｒ８Ｉ）のセット信号等
として出力される一方、ＯＲ回路７を通してラッチ回路
８に印加され、端子９よりのブＯグラム割込み処理の起
動を示す信号ＳＥＴ・ＰＧＭ−ＬＣＨをラッチさせる。
上記のエンドプロセス・ステート２０の期間中、ローレ
ベルの信号が入力されている。この状態で、フＯ−の最
後のＷサイクルで第２図の２人カゲート回路５の他方の
入力端子に、ローレベルのライトサイクル・イクスセプ
ション・バリッド（ＷＸＶ）信号が入来する。これによ
り、ゲート回路５からハイレベルの信号が取り出され、
ＯＲ回路６を通して状態遷移信号ＰＲＯＣＥＳＳ・５Ｗ
−Ｇｏがリストアステート１（Ｒ８Ｉ）のセット信号等
として出力される一方、ＯＲ回路７を通してラッチ回路
８に印加され、端子９よりのブＯグラム割込み処理の起
動を示す信号ＳＥＴ・ＰＧＭ−ＬＣＨをラッチさせる。
上記のゲート回路５及びＯＲ回路６が前記状態遷移手段
１に相当する。
１に相当する。
このラッチ８によりラッチされたプログラム割込み処理
であることを示す信号ＰＧＭ−ＬＣＨは第３図に示す如
く保持され、かつ、３人カゲート回路１２の−の入力端
子に印加される。
であることを示す信号ＰＧＭ−ＬＣＨは第３図に示す如
く保持され、かつ、３人カゲート回路１２の−の入力端
子に印加される。
他方、ホストＤＡＴの例外内容を示すローレベルのライ
トサイクルイクスセプションコード信号（ＷＸＣ）と、
ホストＤＡＴの例外存在時に供給されるローレベルの信
号（ＳＥＬ−ＷＸＣ）とが夫々２人カゲート回路１０に
供給されるので、これよりハイレベルの信号が取り出さ
れてラッチ回路１１により新プログラム割込みコード（
ＰＧＭ・ＩＣ）としてラッチされる。このラッチ１１は
ゲート回路１０と共に前記保持手段２を構成する。
トサイクルイクスセプションコード信号（ＷＸＣ）と、
ホストＤＡＴの例外存在時に供給されるローレベルの信
号（ＳＥＬ−ＷＸＣ）とが夫々２人カゲート回路１０に
供給されるので、これよりハイレベルの信号が取り出さ
れてラッチ回路１１により新プログラム割込みコード（
ＰＧＭ・ＩＣ）としてラッチされる。このラッチ１１は
ゲート回路１０と共に前記保持手段２を構成する。
ゲート回路１２は前記処理手段３の一部を構成しており
、ラッチ回路１１よりの上記の新プログラム割込みコー
ド（ただし、ここではローレベルに変換されている）と
、ラッチ回路８よりのプロダラム割込み処理であること
を示すローレベルの信号ＰＧＭ−ＬＣ）−１と、仮想計
算機がＶＭステート時にのみ端子１３より入来するロー
レベルの信号ＶＭ−８ＴＡＴＥとが夫々同時に入来した
ときに、出力端子１４へ状！ｌｌ″１１移信号を出力信
号。この状態遷移信号により、第３図に示す如く、仮想
計粋機はゲストの命令０割込み処理を行なうＶＭステー
ト２１から、ホストの命令９割込み処理を行なうＶＭ制
御プログラム走行ステート２２、及びエンドプロセス・
ステート２３へと状態遷移される。
、ラッチ回路１１よりの上記の新プログラム割込みコー
ド（ただし、ここではローレベルに変換されている）と
、ラッチ回路８よりのプロダラム割込み処理であること
を示すローレベルの信号ＰＧＭ−ＬＣ）−１と、仮想計
算機がＶＭステート時にのみ端子１３より入来するロー
レベルの信号ＶＭ−８ＴＡＴＥとが夫々同時に入来した
ときに、出力端子１４へ状！ｌｌ″１１移信号を出力信
号。この状態遷移信号により、第３図に示す如く、仮想
計粋機はゲストの命令０割込み処理を行なうＶＭステー
ト２１から、ホストの命令９割込み処理を行なうＶＭ制
御プログラム走行ステート２２、及びエンドプロセス・
ステート２３へと状態遷移される。
このように、本実施例によれば、引続くエンドプロセス
ステートにおいて、ゲスト割込みのエンドプロセス中で
生じたホストＤＡＴの例外をホストプログラム割込みと
してハードウェアにより処理できる。
ステートにおいて、ゲスト割込みのエンドプロセス中で
生じたホストＤＡＴの例外をホストプログラム割込みと
してハードウェアにより処理できる。
上述の如く、本発明によれば、二ｆｆ１ＤＡＴを行なう
仮想針筒機上でのホストＤＡＴ、ホストブロダラムの割
込み処理を７フームウエアによるエミュレートなしに実
行することができるので、ゲスト割込み処理中に生じた
ホストＤＫ王の例外を処理するためのホストプログラム
割込み処理を従来にくらべて高速で行なうことができる
等の特長を有するものである。
仮想針筒機上でのホストＤＡＴ、ホストブロダラムの割
込み処理を７フームウエアによるエミュレートなしに実
行することができるので、ゲスト割込み処理中に生じた
ホストＤＫ王の例外を処理するためのホストプログラム
割込み処理を従来にくらべて高速で行なうことができる
等の特長を有するものである。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の回路図、
第３図は本発明の一実施例の動作説明図、第４図はゲス
トのアドレスとホストのアドレスとの関係を説明する図
、 第５図は従来方式の一例の動作説明図である。 図中において、 １は状ｌｌＩ遷移手段、 ２は保持手段、 ３は処理手段、 ５．１０．１２はゲート回路、 ８．１１はラッチ回路である。 第４図
トのアドレスとホストのアドレスとの関係を説明する図
、 第５図は従来方式の一例の動作説明図である。 図中において、 １は状ｌｌＩ遷移手段、 ２は保持手段、 ３は処理手段、 ５．１０．１２はゲート回路、 ８．１１はラッチ回路である。 第４図
Claims (1)
- 【特許請求の範囲】 ゲストプログラムが走行するゲスト状態での動的アドレ
ス変換、及びゲストを管理するホストプログラムが走行
するホスト状態での動的アドレス変換を行なう仮想計算
機の割込み処理制御方式において、 ゲストの割込み処理ステート中にホスト動的アドレス変
換の例外の有無を検出し、該例外検出時は直ちにホスト
割込み処理状態へ遷移させる状態遷移手段（１）と、 前記ゲストの割込み処理中に生じたホスト動的アドレス
変換の例外の内容を新プログラム割込みコードとして保
持する保持手段（２）と、 該状態遷移手段（１）による状態遷移により該新プログ
ラム割込みコードに従ってホストプログラムの割込み処
理を行なわせる処理手段（３）とよりなり、 該状態遷移手段（１）、該保持手段（２）及び該処理手
段（３）を夫々ハードウェアで構成したことを特徴とす
る割込み処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144255A JPH0754472B2 (ja) | 1987-06-10 | 1987-06-10 | 割込み処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144255A JPH0754472B2 (ja) | 1987-06-10 | 1987-06-10 | 割込み処理制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308644A true JPS63308644A (ja) | 1988-12-16 |
| JPH0754472B2 JPH0754472B2 (ja) | 1995-06-07 |
Family
ID=15357846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144255A Expired - Fee Related JPH0754472B2 (ja) | 1987-06-10 | 1987-06-10 | 割込み処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011513808A (ja) * | 2008-02-26 | 2011-04-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 変換例外修飾子を用いる動的アドレス変換 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251936A (ja) * | 1985-05-01 | 1986-11-08 | Fujitsu Ltd | 仮想計算機システム |
| JPS63147235A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | 情報処理装置 |
-
1987
- 1987-06-10 JP JP62144255A patent/JPH0754472B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251936A (ja) * | 1985-05-01 | 1986-11-08 | Fujitsu Ltd | 仮想計算機システム |
| JPS63147235A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | 情報処理装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011513808A (ja) * | 2008-02-26 | 2011-04-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 変換例外修飾子を用いる動的アドレス変換 |
| US8683176B2 (en) | 2008-02-26 | 2014-03-25 | International Business Machines Corporation | Dynamic address translation with translation exception qualifier |
| US9092351B2 (en) | 2008-02-26 | 2015-07-28 | International Business Machines Corporation | Creating a dynamic address translation with translation exception qualifier |
| US10078585B2 (en) | 2008-02-26 | 2018-09-18 | International Business Machines Corporation | Creating a dynamic address translation with translation exception qualifiers |
| US10241910B2 (en) | 2008-02-26 | 2019-03-26 | International Business Machines Corporation | Creating a dynamic address translation with translation exception qualifiers |
| US11074180B2 (en) | 2008-02-26 | 2021-07-27 | International Business Machines Corporation | Creating a dynamic address translation with translation exception qualifiers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0754472B2 (ja) | 1995-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |