JPS63304319A - 一致検出回路 - Google Patents
一致検出回路Info
- Publication number
- JPS63304319A JPS63304319A JP62139695A JP13969587A JPS63304319A JP S63304319 A JPS63304319 A JP S63304319A JP 62139695 A JP62139695 A JP 62139695A JP 13969587 A JP13969587 A JP 13969587A JP S63304319 A JPS63304319 A JP S63304319A
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- 238000001514 detection method Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置においてあらかじめ設定した
データとデータ処理の過程で発生したデータとの一致を
検出する回路に関し、特にあらかじめ設定した複数のデ
ータとの一致を検出する回路に関するものである。
データとデータ処理の過程で発生したデータとの一致を
検出する回路に関し、特にあらかじめ設定した複数のデ
ータとの一致を検出する回路に関するものである。
従来、データ処理装置の一致検出回路は、特定のレジス
タに関してのみ一致検出ができるように構成されている
。すなわち、一つのデータを設定してこれを一致条件と
し、このデータと特定のレジスタに格納されたデータと
の一致を検出するようになっている。そして、この一致
が一度成立すると、直ちに所定の信号を出力してその報
告を行い、データ処理装置がこれにもとづいて停止を含
む所定の動作を行うことを可能とする。
タに関してのみ一致検出ができるように構成されている
。すなわち、一つのデータを設定してこれを一致条件と
し、このデータと特定のレジスタに格納されたデータと
の一致を検出するようになっている。そして、この一致
が一度成立すると、直ちに所定の信号を出力してその報
告を行い、データ処理装置がこれにもとづいて停止を含
む所定の動作を行うことを可能とする。
このような従来の一致検出回路は、主として命令実行に
関するレジスタに関しての一致検出を目的としており、
任意のレジスタに対して一致検出を行うことはできない
。
関するレジスタに関しての一致検出を目的としており、
任意のレジスタに対して一致検出を行うことはできない
。
また、−敗条件として一つのデータだけしか設定できな
いため、一つの条件のみの一致検出では不十分であり、
データ処理装置の動作制御において、意図する結果が得
られない場合があるという問題がある。
いため、一つの条件のみの一致検出では不十分であり、
データ処理装置の動作制御において、意図する結果が得
られない場合があるという問題がある。
さらに、複数回一致条件を変更した後の一致検出は物理
的に困難であるという欠点がある。
的に困難であるという欠点がある。
本発明の目的は、任意のレジスタに対して一致検出を行
うことができ、さらに複数の一致条件による一致検出を
可能とする一致検出回路を提供することにある。
うことができ、さらに複数の一致条件による一致検出を
可能とする一致検出回路を提供することにある。
本発明は、データ処理装置におけるデータ処理の過程で
発生したデータとあらかじめ設定したデータとが一致す
るか否かを判定し、一致した場合には一致報告信号を出
力する一致検出回路において、 前記データ処理の過程で発生したデータを格納するデー
タレジスタと、 複数のアドレスを持ち、複数の前記あらかじめ設定した
データを各アドレスに格納する条件レジスタと、 前記データレジスタに格納されたデータと前記条件レジ
スタに格納されたデータとを比較し、一致したときはそ
のことを示す一致信号を出力する比較手段と、 複数のアドレスを持ち各アドレスに第１または第２のデ
ータを記憶する記憶手段と、 前記条件レジスタと前記記憶手段とにアドレスを与え、
アドレス更新信号が入力されたときそのアドレスを更新
するアドレス発生手段と、前記記憶手段が前記第１のデ
ータを出力し、前記比較手段が前記一致信号を出力した
とき、アドレス更新信号を前記アドレス発生手段に出力
する第１の論理回路と、 前記記憶手段が前記第２のデータを出力し、前記比較手
段が前記一致信号を出力したとき、前記一致報告信号を
出力する第２の論理回路とを備えたことを特徴とする。
発生したデータとあらかじめ設定したデータとが一致す
るか否かを判定し、一致した場合には一致報告信号を出
力する一致検出回路において、 前記データ処理の過程で発生したデータを格納するデー
タレジスタと、 複数のアドレスを持ち、複数の前記あらかじめ設定した
データを各アドレスに格納する条件レジスタと、 前記データレジスタに格納されたデータと前記条件レジ
スタに格納されたデータとを比較し、一致したときはそ
のことを示す一致信号を出力する比較手段と、 複数のアドレスを持ち各アドレスに第１または第２のデ
ータを記憶する記憶手段と、 前記条件レジスタと前記記憶手段とにアドレスを与え、
アドレス更新信号が入力されたときそのアドレスを更新
するアドレス発生手段と、前記記憶手段が前記第１のデ
ータを出力し、前記比較手段が前記一致信号を出力した
とき、アドレス更新信号を前記アドレス発生手段に出力
する第１の論理回路と、 前記記憶手段が前記第２のデータを出力し、前記比較手
段が前記一致信号を出力したとき、前記一致報告信号を
出力する第２の論理回路とを備えたことを特徴とする。
［実施例〕
次に本発明の一実施例について図面を参照して説明する
。
。
本実施例のブロック図を第１図に示す。この図において
、１は一致条件レジスタ、２は比較制御回路、３は比較
対象レジスタ、４は比較回路、５はインバータ、６およ
び７はＡＮＤゲートである。
、１は一致条件レジスタ、２は比較制御回路、３は比較
対象レジスタ、４は比較回路、５はインバータ、６およ
び７はＡＮＤゲートである。
一致条件レジスタ１は一致検出条件としてのデータを設
定するためのｎ個（ｎ＝１．２・・・）のレジスタを備
え、後述する比較制御回路２からのアドレスデータによ
って指定されるレジスタのデータを出力する。比較対象
レジスタ３は一致検出回路を組み込むデータ処理装置の
任意のレジスタである。比較回路４は比較対象レジスタ
３に格納されたデータと上記一致条件レジスタ１に設定
されたデータとを比較し、一致したときは論理“１”、
不一致のときは論理“０”の信号を出力する。
定するためのｎ個（ｎ＝１．２・・・）のレジスタを備
え、後述する比較制御回路２からのアドレスデータによ
って指定されるレジスタのデータを出力する。比較対象
レジスタ３は一致検出回路を組み込むデータ処理装置の
任意のレジスタである。比較回路４は比較対象レジスタ
３に格納されたデータと上記一致条件レジスタ１に設定
されたデータとを比較し、一致したときは論理“１”、
不一致のときは論理“０”の信号を出力する。
比較制御回路２は第２図に示すように、いずれもｎ個の
レジスタからなる報告指示レジスタ２１、検出レジスタ
２２、ならびにアドレスレジスタ２３を備えている。
レジスタからなる報告指示レジスタ２１、検出レジスタ
２２、ならびにアドレスレジスタ２３を備えている。
報告指示レジスタ２１の各レジスタにはそれぞれ、デー
タ“１”または“０”が格納され、後述するようにデー
タ“１”が読み出されたときは、一致報告信号が出力さ
れる。
タ“１”または“０”が格納され、後述するようにデー
タ“１”が読み出されたときは、一致報告信号が出力さ
れる。
検出レジスタ２２には、比較回路４が論理“１”の信号
を出力し、しかも一致報告を行わないとき、後述するア
ドレスレジスタ２３からのアドレスデー夕により指定さ
れるレジスタにデータ“０”が格納される。
を出力し、しかも一致報告を行わないとき、後述するア
ドレスレジスタ２３からのアドレスデー夕により指定さ
れるレジスタにデータ“０”が格納される。
アドレスレジスタ２３にはＯからｎまでのアドレスデー
タが格納されており、後述する論理“１”のアドレス更
新信号Ｒが入力されるごとにアドレスデータを順次読み
出して出力する。このアドレスデータは、一致条件レジ
スタ１の読み出しアドレス、報告指示レジスタ２１の読
み出しアドレス、そして検出レジスタ２２の書き込みア
ドレスとして出力される。
タが格納されており、後述する論理“１”のアドレス更
新信号Ｒが入力されるごとにアドレスデータを順次読み
出して出力する。このアドレスデータは、一致条件レジ
スタ１の読み出しアドレス、報告指示レジスタ２１の読
み出しアドレス、そして検出レジスタ２２の書き込みア
ドレスとして出力される。
インバータ５は報告指示レジスタ２１の出力データを反
転させてＡＮＤゲート６に入力する。ＡＮＤゲート６は
インバータ５と比較回路４の出力が共に論理“１゛のと
きのみ論理１１”のアドレス更新信号Ｒを出力する。
転させてＡＮＤゲート６に入力する。ＡＮＤゲート６は
インバータ５と比較回路４の出力が共に論理“１゛のと
きのみ論理１１”のアドレス更新信号Ｒを出力する。
ＡＮＤゲート７は報告指示レジスタ２１の出力と比較回
路４の出力が共に論理“１”のときのみ論理“１”の一
致報告信号りを出力する。
路４の出力が共に論理“１”のときのみ論理“１”の一
致報告信号りを出力する。
次に、この−数構出回路の動作について第１表を用いて
具体的に説明する。
具体的に説明する。
第 １ 表
第１表は、データ処理装置の動作タイミングＴ、。
Ｔｚ、ならびにＴ、における各レジスタに格納されたデ
ータおよび各部の信号の状態を示したものである。−例
としてここでは、一致条件としてのデータの数は２であ
るとし、一致条件レジスタ１には、そのアドレスＯのレ
ジスタにはＡが、アドレスｌのレジスタにはＢが格納さ
れているものとする。そして、報告指示レジスタ２１の
アドレスＯのレジスタには“Ｏ”、アドレス１のレジス
タには“１”が格納されているとする。また検出レジス
タ２２の各レジスタには初期値としてすべて０”が格納
されているとする。そして、比較対象レジスタ３のデー
タは表のようにＣ，Ａ、Ｂの順で変化するものとする。
ータおよび各部の信号の状態を示したものである。−例
としてここでは、一致条件としてのデータの数は２であ
るとし、一致条件レジスタ１には、そのアドレスＯのレ
ジスタにはＡが、アドレスｌのレジスタにはＢが格納さ
れているものとする。そして、報告指示レジスタ２１の
アドレスＯのレジスタには“Ｏ”、アドレス１のレジス
タには“１”が格納されているとする。また検出レジス
タ２２の各レジスタには初期値としてすべて０”が格納
されているとする。そして、比較対象レジスタ３のデー
タは表のようにＣ，Ａ、Ｂの順で変化するものとする。
タイミングＴ１において、アドレスレジスタ２３はアド
レスデータとしてまずＯを出力する。これは一致条件レ
ジスタ１、報告指示レジスタ２１、ならびに検出レジス
タ２２に与えられる。これにより、−ｆ＆ 条件レジス
タｌはアドレス０のレジスタの内容Ａを比較回路４に出
力し、報告指示レジスタ２１は同じくアドレスＯのレジ
スタの内容Ｏをインバータ５とＡＮＤゲート７に出力す
る。
レスデータとしてまずＯを出力する。これは一致条件レ
ジスタ１、報告指示レジスタ２１、ならびに検出レジス
タ２２に与えられる。これにより、−ｆ＆ 条件レジス
タｌはアドレス０のレジスタの内容Ａを比較回路４に出
力し、報告指示レジスタ２１は同じくアドレスＯのレジ
スタの内容Ｏをインバータ５とＡＮＤゲート７に出力す
る。
比較回路４は一致条件レジスタ１からのデータＡと比較
対象レジスタ３からのデータとを比較する。このとき表
に示したように比較対象レジスタ３のデータはＣである
ため、これらは一致せず、比較回路４は論理“Ｏ”の信
号を出力する。従って、ＡＮＤゲート７からは一致報告
信号りは出力されず、同様に、ＡＮＤゲート６もアドレ
ス更新信号Ｒを出力しない。
対象レジスタ３からのデータとを比較する。このとき表
に示したように比較対象レジスタ３のデータはＣである
ため、これらは一致せず、比較回路４は論理“Ｏ”の信
号を出力する。従って、ＡＮＤゲート７からは一致報告
信号りは出力されず、同様に、ＡＮＤゲート６もアドレ
ス更新信号Ｒを出力しない。
タイミングＴ２では、タイミングＴ１でアドレス更新信
号Ｒが出力されなかったため、アドレスレジスタ２３は
アドレスデータとしてＯを出力する。
号Ｒが出力されなかったため、アドレスレジスタ２３は
アドレスデータとしてＯを出力する。
従って、一致条件レジスタ１はアドレス０のレジスタの
内容Ａを比較回路４に出力し、報告指示レジスタ２１は
同じくアドレス０のレジスタの内容Ｏをインバータ５と
ＡＮＤゲート７に出力する。
内容Ａを比較回路４に出力し、報告指示レジスタ２１は
同じくアドレス０のレジスタの内容Ｏをインバータ５と
ＡＮＤゲート７に出力する。
比較回路４は一致条件レジスタ１からのデータＡと比較
対象レジスタ３からのデータとを比較する。このとき表
に示したように比較対象レジスタ３のデータはＡである
ため、これらは一致し、比較回路４は論理“１”の信号
を出力する。一方、インバータ５には論理“０”の信号
が入力されており、その出力は論理“１”となるため、
ＡＮＤゲート６はアドレス更新信号Ｒを出力する。そし
て、比較制御回路２において、このタイミングにおいて
一致検出が行われたことを示すデータ“１”が検出レジ
スタ２２のアドレスＯに書き込まれる。
対象レジスタ３からのデータとを比較する。このとき表
に示したように比較対象レジスタ３のデータはＡである
ため、これらは一致し、比較回路４は論理“１”の信号
を出力する。一方、インバータ５には論理“０”の信号
が入力されており、その出力は論理“１”となるため、
ＡＮＤゲート６はアドレス更新信号Ｒを出力する。そし
て、比較制御回路２において、このタイミングにおいて
一致検出が行われたことを示すデータ“１”が検出レジ
スタ２２のアドレスＯに書き込まれる。
ＡＮＤゲート７にはこのとき論理“０”の信号が入力さ
れているので、一致報告信号りは出力されない。
れているので、一致報告信号りは出力されない。
タイミングＴ３では、タイミングＴ２においてアドレス
更新信号Ｒが出力されたため、比較制御回路２はアドレ
スレジスタ２３が出力するアドレスデータを更新し、１
とする。従って、一致条件レジスタ１はアドレス１のレ
ジスタの内容Ｂを比較回路４に出力し、報告指示レジス
タ２１はアドレス１のレジスタの内容１をインバータ５
とＡＮＤゲート７に出力する。
更新信号Ｒが出力されたため、比較制御回路２はアドレ
スレジスタ２３が出力するアドレスデータを更新し、１
とする。従って、一致条件レジスタ１はアドレス１のレ
ジスタの内容Ｂを比較回路４に出力し、報告指示レジス
タ２１はアドレス１のレジスタの内容１をインバータ５
とＡＮＤゲート７に出力する。
比較回路４は一敗条件しジスタｌからのデータＢと比較
対象レジスタ３からのデータとを比較する。このとき表
に示したように比較対象レジスタ３のデータはＢである
ため、これらは一致し、比較回路４は論理“１”の信号
を出力する。一方、インバータ５には論理“１”の信号
が入力されており、その出力は論理“０”となるため、
ＡＮＤゲート６はアドレス更新信号Ｒを出力せず、ＡＮ
Ｄゲート７においてＡＮＤが成立するので、一致報告信
号りが出力される。
対象レジスタ３からのデータとを比較する。このとき表
に示したように比較対象レジスタ３のデータはＢである
ため、これらは一致し、比較回路４は論理“１”の信号
を出力する。一方、インバータ５には論理“１”の信号
が入力されており、その出力は論理“０”となるため、
ＡＮＤゲート６はアドレス更新信号Ｒを出力せず、ＡＮ
Ｄゲート７においてＡＮＤが成立するので、一致報告信
号りが出力される。
すなわち、一致条件レジスタ１に設定した２つのデータ
がすべて一敗となったため、そのことを示す一致報告信
号りが出力される。
がすべて一敗となったため、そのことを示す一致報告信
号りが出力される。
ここでは例として設定データの数は２としたが、この数
は任意であり、これを例えば５とする場合には、報告指
示レジスタ２１のアドレスＯ〜３に０″を、アドレス４
のレジスタにデータ″１″を格納し、一致条件レジスタ
１のアドレスＯ〜４のレジスタにそれぞれ一致条件とし
ての５つのデータを設定すればよい。
は任意であり、これを例えば５とする場合には、報告指
示レジスタ２１のアドレスＯ〜３に０″を、アドレス４
のレジスタにデータ″１″を格納し、一致条件レジスタ
１のアドレスＯ〜４のレジスタにそれぞれ一致条件とし
ての５つのデータを設定すればよい。
以上説明したように本発明の一致検出回路では、データ
処理装置におけるデータ処理の過程で発生したデータを
格納するデータレジスタと、あらかじめ設定したデータ
を格納する条件レジスタとを備え、これら２つのレジス
タのデータを比較してその一致あるいは不一致を判定す
る。ここで、前記データレジスタは命令実行に関するレ
ジスタ等特別のレジスタに限定されたものではない。従
って、任意のレジスタのデータに対して一致検出が可能
となる。
処理装置におけるデータ処理の過程で発生したデータを
格納するデータレジスタと、あらかじめ設定したデータ
を格納する条件レジスタとを備え、これら２つのレジス
タのデータを比較してその一致あるいは不一致を判定す
る。ここで、前記データレジスタは命令実行に関するレ
ジスタ等特別のレジスタに限定されたものではない。従
って、任意のレジスタのデータに対して一致検出が可能
となる。
また、前記条件レジスタは複数のデータを設定するため
の複数のレジスタを持ち、そして、本発明の一致検出回
路はさらに、複数のアドレスを持ち各アドレスに第１ま
たは第２のデータを記憶する記憶手段と、前記データレ
ジスタに格納されたデータと前記条件レジスタに格納さ
れたデータとを比較し、−敗したときはそのことを示す
一致信号を出力する比較手段と、複数のアドレスを持ち
各アドレスに第１または第２のデータを記憶する記憶手
段と、前記条件レジスタと前記記憶手段とにアドレスを
与え、アドレス更新信号が入力されたときそのアドレス
を更新するアドレス発生手段と、前記記憶手段が前記第
１のデータを出力し、前記比較手段が前記一致信号を出
力したとき、アドレス更新信号を前記アドレス発生手段
に出力する第１の論理回路と、前記記憶手段が前記第２
のデータを出力し、前記比較手段が前記一致信号を出力
したとき、一致報告信号を出力する第２の論理回路とを
備え、前記条件レジスタに必要とする数のデータを設定
し、その数に対応する前記記憶手段のアドレスに前記第
２のデータを記憶させておくことにより、設定したデー
タに対してすべて一致が成立したとき、前記一致報告信
号を出力させることができる。すなわち、複数の一致条
件による一致検出が可能となる。
の複数のレジスタを持ち、そして、本発明の一致検出回
路はさらに、複数のアドレスを持ち各アドレスに第１ま
たは第２のデータを記憶する記憶手段と、前記データレ
ジスタに格納されたデータと前記条件レジスタに格納さ
れたデータとを比較し、−敗したときはそのことを示す
一致信号を出力する比較手段と、複数のアドレスを持ち
各アドレスに第１または第２のデータを記憶する記憶手
段と、前記条件レジスタと前記記憶手段とにアドレスを
与え、アドレス更新信号が入力されたときそのアドレス
を更新するアドレス発生手段と、前記記憶手段が前記第
１のデータを出力し、前記比較手段が前記一致信号を出
力したとき、アドレス更新信号を前記アドレス発生手段
に出力する第１の論理回路と、前記記憶手段が前記第２
のデータを出力し、前記比較手段が前記一致信号を出力
したとき、一致報告信号を出力する第２の論理回路とを
備え、前記条件レジスタに必要とする数のデータを設定
し、その数に対応する前記記憶手段のアドレスに前記第
２のデータを記憶させておくことにより、設定したデー
タに対してすべて一致が成立したとき、前記一致報告信
号を出力させることができる。すなわち、複数の一致条
件による一致検出が可能となる。
第１図は本発明の一実施例を示すブロック図、第２図は
同実施例の一部を詳しく示すブロック図である。 １・・・・・一致条件レジスタ ２・・・・・比較制御回路 ３・・・・・比較対象レジスタ ４・・・・・比較回路 ５・・・・・インバータ ６．７・・・ＡＮＤゲート ２１・・・・・報告指示レジスタ ２２・・・・・検出レジスタ ２３・・・・・アドレスレジスタ 代理人 弁理士 岩 佐 義 幸 第１図 第２図
同実施例の一部を詳しく示すブロック図である。 １・・・・・一致条件レジスタ ２・・・・・比較制御回路 ３・・・・・比較対象レジスタ ４・・・・・比較回路 ５・・・・・インバータ ６．７・・・ＡＮＤゲート ２１・・・・・報告指示レジスタ ２２・・・・・検出レジスタ ２３・・・・・アドレスレジスタ 代理人 弁理士 岩 佐 義 幸 第１図 第２図
Claims (1)
- （１）データ処理装置におけるデータ処理の過程で発生
したデータとあらかじめ設定したデータとが一致するか
否かを判定し、一致した場合には一致報告信号を出力す
る一致検出回路において、前記データ処理の過程で発生
したデータを格納するデータレジスタと、 複数のアドレスを持ち、複数の前記あらかじめ設定した
データを各アドレスに格納する条件レジスタと、 前記データレジスタに格納されたデータと前記条件レジ
スタに格納されたデータとを比較し、一致したときはそ
のことを示す一致信号を出力する比較手段と、 複数のアドレスを持ち各アドレスに第１または第２のデ
ータを記憶する記憶手段と、 前記条件レジスタと前記記憶手段とにアドレスを与え、
アドレス更新信号が入力されたときそのアドレスを更新
するアドレス発生手段と、 前記記憶手段が前記第１のデータを出力し、前記比較手
段が前記一致信号を出力したとき、アドレス更新信号を
前記アドレス発生手段に出力する第１の論理回路と、 前記記憶手段が前記第２のデータを出力し、前記比較手
段が前記一致信号を出力したとき、前記一致報告信号を
出力する第２の論理回路とを備えたことを特徴とする一
致検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139695A JPS63304319A (ja) | 1987-06-05 | 1987-06-05 | 一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139695A JPS63304319A (ja) | 1987-06-05 | 1987-06-05 | 一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304319A true JPS63304319A (ja) | 1988-12-12 |
Family
ID=15251264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139695A Pending JPS63304319A (ja) | 1987-06-05 | 1987-06-05 | 一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304319A (ja) |
-
1987
- 1987-06-05 JP JP62139695A patent/JPS63304319A/ja active Pending
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