JPS63305425A - エミュレ−ション時のデ−タ記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサには処理させる内容を指示するプログラムを
与え、このプログラムの指示に従ってプロセッサにデー
タを処理させ、エミュレータには該プログラムの任意の
アドレスを設定して、このアドレスまでプロセッサが処
理したデータを記憶させるエミュレーションシステムに
おいて、従来は設定されたアドレスでエミュレータがプ
ロセッサを停止させるため、プログラムアドレスによっ
ては、エミュレータに設定出来ないアドレスがあったが
、記憶手段を二組用意して、一方の記憶手段にはプロセ
ッサの処理したデータの書込みを継続させ、他方の記憶
手段には任意のアドレスまでプロセッサが処理したデー
タを残し、それ以後のデータは書込まないようにするこ
とで、エミュレータに任意のアドレス設定を可能とした
。

〔産業上の利用分野］ 本発明はエミュレータを用いてプロセッサが処理したデ
ータをダンプしてソフトウェア又はハードウェアの開発
を行うエミュレーションシステムに係り、特にプロセッ
サに処理させる内容を指示するプログラムの任意のアド
レスで、プロセッサを停止させることなく、プロセッサ
が該任意のアドレスまで処理したデータの記憶を残すエ
ミュレーション時のデータ記憶方式に関する。

近年、プロセッサに処理させる内容を指示するプログラ
ムの所定のアドレスを、エミュレータに設定し、プロセ
ッサがプログラムの該所定のアドレスまで処理したデー
タを記憶装置に記憶させた時点で、エミュレータから指
示することにより、それ以後の新たなデータを記憶装置
に書込むことを阻止して、記憶装置のデータが書替えら
れることを禁止し、この記憶装置の内容をダンプさせる
ことで、予期した結果が得られたか否かを調べ、ソフト
ウェア又はハードウェアの開発に利用するエミュレーシ
ョンシステムが利用されるようになってきた。

このため、エミュレータはプロセッサが制御記憶に格納
されているプログラムを読出すために送出するアドレス
を監視し、設定されたアドレスと一致した時、一致信号
をプロセッサに送出して停止させ、この時までプロセッ
サが処理したデータを記憶装置に格納しておき、必要に
応じてこの記憶装置の内容を読出している。

しかし、プロセッサが短い時間の間に高速で動作するよ
うな場合、任意のアドレスでプロセッサを停止させるこ
とが出来ないことがある。従って、エミュレータに設定
するアドレスが限定されることとなるが、エミュレータ
に任意のアドレスが設定できないと、エミュレートした
結果が不十分となり、ソフトウェアやハードウェアの開
発に支障があるため、プロセッサの動作を停止させずに
、任意のアドレスまで処理したデータを記憶させるよう
にすることが必要である。

〔従来の技術］ 第３図は従来の技術を説明するブロック図で、第４図は
第３図の動作を説明するタイムチャートである。

プロセッサ２は制御記憶１にアドレスバス５を経てアド
レスを送出し、制御記憶ｌに格納されているプログラム
をデータバス６を経て読出す。エミュレータ３はプロセ
ッサ２が制御記憶１に送出するアドレスをアドレスバス
５を経て受信し、設定されたアドレスと比較している。

プロセッサ２は書込み信号線７を経てレジスタ４に書込
み信号を送出し、制御記憶１から読出したプログラムの
指示に基づいて処理したデータをレジスタ４に書込む。

そして、アドレスをインクリメントして制御記憶１に送
出し、次のプログラムを読出して動作し、上記と同様に
して処理したデータをレジスタ４に書込む。

エミュレータ３は第４図■に示ず如く、プロセッサ２が
送出するアドレスが設定されたアドレスと一致すると、
第４図■に示す如く時間Ｔ１において、プロセッサ２に
一致信号を送出して動作を停止させると共に、抑止線９
を経て制御記憶１を抑止し、プロセッサ２から読出し信
号線８を経てレジスタ４に読出し信号を送出させ、デー
タバス６を経てレジスタ４に格納されているデータを読
出す。

即ち、第４図■に示す如く、エミュレータ３は時間Ｔ１
から時間Ｔ２の間プロセッサ２を停止させて、レジスタ
４のデータが書替えられないようにしてから読出す、エ
ミュレータ３はレジスタ４から必要とするデータを読出
すと、第４図■に示す如く、プロセッサ２に送出してい
た一致信号をクリアするため、プロセッサ２は第４図■
に示す如く、時間Ｔ２において再び動作を開始する。

〔発明が解決しようとする問題点〕

上記の如〈従来は、予めエミュレータにプログラムのア
ドレスを設定しておくことで、プロセッサがそのアドレ
スまで処理したデータを読出すことが出来るが、プロセ
ッサが停止するため、任意のアドレスをエミュレータに
設定することが出来ない。

即ち、プロセッサがデータの送受を行っている最中に停
止させるとエラーが発生することがあり、短い時間の間
に処理すべきジョブを途中で停止させると、制御矛盾が
発生したりするためである。

しかし、任意のアドレスでプロセッサが処理したデータ
を読出すことが出来ないと、エミュレートした結果が不
十分でソフトウェアやハードウェアの開発に支障がある
という問題がある。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図は第３図に他の記憶手段１１と阻止手段１２を追
加したもので、阻止手段１２はエミュレータ３が一敗信
号を送出していない時は、プロセッサ２が送出する書込
み信号を他の記憶手段１１に送出する。従って、プロセ
ッサ２は処理したデータを記憶手段１０と１１に、書込
み信号線７を経て書込み信号を送出し同時に書込む。

エミュレータ３は設定されたアドレスと、プロセッサ２
が制御記憶１に送出するアドレスを比較し、一致すると
一致信号を阻止手段１２に送出する。阻止手段１２はこ
の一致信号により、プロセッサ２が送出する書込み信号
を阻止するため、他の記憶手段１１はこの時点でプロセ
ッサ２が送出する新たなデータの書込みを停止する。

記憶手段１０はプロセッサ２が送出するデータを継続し
て書込むため、プロセッサ２の動作に影響を与えず、プ
ロセッサ２はデータの処理を中断することな（継続する
。従って、プロセッサ２が動作を停止することが出来な
い状態で処理したデータが、他の記憶手段１１には残さ
れることとなる。

〔作用〕

上記の如く構成することにより、阻止手段１２はエミュ
レータ３が送出する一致信号で、プロセッサ２の動作を
停止させることな（、該−敗信号が送出されるまでに、
プロセッサ２が処理したデータを、他の記憶手段１１に
記憶させて残すことが可能となるため、エミュレータ３
には任意のアドレスを設定することが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図であ
る。

第３図と同一符号は同一機能のものを示す。プロセッサ
２は制御記憶１にアドレスバス５を経てアドレスを送出
し、制御記憶１に格納されているプログラムをデータバ
ス６を経て読出す。エミュレータ３はプロセッサ２が制
御記憶１に送出するアドレスをアドレスバス５を経て受
信し、設定されたアドレスと比較している。

プロセッサ２は書込み信号線７を経てＲＡＭｌ３とＡＮ
Ｄ回路１５に書込み信号を送出する。ＪＫフリップフロ
ップ１６はＪ端子にエミュレータ３から“１”が入力し
ない時、Ｑ端子から“１“を送出しており、ＡＮＤ回路
１５はプロセッサ２が送出する書込み信号をＲＡＭ１４
に送出する。

従って、プロセッサ２は制御記憶１から読出したプログ
ラムの指示に基づいて処理したデータをＲＡＭ１３と１
４に同時に書込むことが出来る。

そして、アドレスをインクリメントして制御記憶１に送
出し、次のプログラムを続出して処理したデータをＲＡ
Ｍ１３と１４に書込む。

エミュレータ３はプロセッサ２が送出するアドレスが設
定されたアドレスと一致すると、ＪＫフリップフロップ
１６に一致信号として“１”を送出する。ＪＫフリップ
フロップ１６はＪ端子に“１”が入力すると、クロック
に同期してご端子に（１０”を送出する。

従って、ＡＮＤ回路１５はプロセッサ２が送出する書込
み信号を阻止し、ＲＡＭ１４には書込み信号が入力しな
いため、この時点からＲＡＭ１４はプロセッサ２が送出
するデータの書込みを停止する。

ＲＡＭ１３は書込み信号線７から入力する書込み信号に
より、継続してプロセッサ２が送出するデータを書込む
ため、プロセッサ２は動作を継続する。

エミュレータ３はプロセッサ２を停止させても支障のな
いアドレスで、抑止線９を経て制御記憶１を抑止し、プ
ロセッサ２から続出信号線８を経てレジスタ４に続出信
号を送出させ、データバス６を経てＲＡＭ１４に格納さ
れているデータを読出す。

〔発明の効果〕

以上説明した如く、本発明はプロセッサを停止させるこ
となく、所望のデータを記憶させるため、エミュレータ
に任意のアドレスを設定することが可能となり、必要な
データをダンプして調査することで、ソフトウェアやハ
ードウェアの開発を容易とすることが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は従来の技術を説明するブロック図、第４図は弟
分図の動作を説明するタイムチャートである。 図において、 １は制御記憶、　　　２はプロセッサ、３はエミュレー
タ、　　４はレジスタ、５はアドレスバス、　　６はデ
ータバス、７は書込み信号線、　８は読出し信号線、９
は抑止信号線、　　１０は記憶手段、１１は他の記憶手
段、　１２は阻止手段、１３、１４はＲＡＭ、　　１５
はＡＮＤ回路、１６はＪＫフリップフロップである。

Claims (1)

1. 【特許請求の範囲】 プロセッサ（２）に処理させる内容を指示するプログラ
   ムを格納する制御記憶（１）と、該制御記憶（１）から
   プログラムを読出して動作するプロセッサ（２）と、該
   プロセッサ（２）が送出する書込み信号により該プロセ
   ッサ（２）が処理したデータを格納する記憶手段（１０
   ）と、該プロセッサ（２）が該制御記憶（１）に送出す
   るアドレスを、設定されたアドレスと比較して一致した
   時、一致信号を送出するエミュレータ（３）とを備えた
   システムにおいて、 前記記憶手段（１０）と同時に前記プロセッサ（２）が
   送出する書込み信号により、該プロセッサ（２）が処理
   したデータを記憶する他の記憶手段（１１）と、該エミ
   ュレータ（３）が送出する一致信号により、該プロセッ
   サ（２）が該他の記憶手段（１１）に送出する書込み信
   号を阻止する阻止手段（１２）とを設け、該エミュレー
   タ（３）に任意のアドレスを設定して、該プロセッサ（
   ２）の前記記憶手段（１０）に対するデータの書込みは
   継続させると共に、該プロセッサ（２）が該任意のアド
   レスまで処理したデータは該他の記憶手段（１１）に記
   憶させておくことを特徴とするエミュレーション時のデ
   ータ記憶方式。