JPS63303393A - デジタル表示器の安定表示方法とその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はデジタル表示器の安定表示方法とその回路に関
し、表示値のチラッキを防止したものである。

〔従来の技術〕 測長機、測角機、変位検出器等の測定値や工作機械のテ
ーブル等の移動変位量をデジタル表示器に表示する場合
が多い。例えば、第７図に示したデジタル表示型ノギス
１でば、本尺２とスライダ４との相対移動変位量を検出
するエンコーダ６０をスライダ４に内蔵させ、エンコー
ダ６０の出力信号でスライダ４の表面に設けられたデジ
タル表示器６を駆動する構造とされている。従って、ス
ライダ４を移動させて測定対象物８を一対のジョ３．５
で挟めばその直径りがデジタル表示されるから従来の機
械的目盛方式に比べ読み取りが容易で迅速かつ高精度で
測定することができた。

〔発明が解決しようとする問題点〕

しかし、上記従来の例示デジタル表示器１では、分解能
（日量）が０．０１ｍｍとされているので測定対象物８
の直径りの真値が１５．５６９１１１ｍのような場合に
は装置構成上１５　、５６　ｍｍと表示される（第７図
（Ａ）参照）べきところ、両ジョー３，５による挟持不
備や振動等の影響で第７図（Ｂ）に示す如く測定値が１
５．５７　ｍｍと表示されてしまうことがある。

つまり、内蔵させたエンコーダ６０の出力信号に基づき
忠実に表示される。従って、］、５．５６　ｒｍ＋と１
６゜５７ｍｍとが短時間内で交互に切替表示されるいわ
ゆるフリッカ−現象が生し、特に、最下位表示桁の読み
取りが困難であるという問題があった。さらに、フリッ
カ−現象は」二記の場合でいえば、１５゜５８ｍｍと読
み取ってしまう蓋然性を誘発し測定精度および作業能率
を著しく低下させた。

ここに本発明は」二記従来事情に基づきなされたもので
、その目的とするところは表示値の最下位桁のフリッカ
−現象を除去して読取容易な安定表示を達成できるデジ
タル表示器の安定表示方法とその回路を提供することに
ある。

〔問題点を解決するだめの手段〕

本発明は−ｆｚ記従来の問題点がエンコーダ等からの入
力値を直接表示させていたことおよびフリッカ−現象は
最下位表示桁に生しることに着目し、人力値を所定処理
して最下位表示桁の表示値を安定化させるものである。

これがため第１の発明は表示桁と端数桁とを存する第１
のデータレジスタおよび第２のデータレジスタのそれぞ
れに同一の切刀１値をプリセットする第１工程と、 入力値を第１のデータレジスタに記憶させるとともに記
憶された表示桁の値Ｄ１　と、第２のデータレジスタに
記憶されている表示桁の植Ｄ２とを比較して、Ｄ＋　　
−Ｄ２　、Ｄ＋　＞Ｄ２およびり、＜Ｄ２のいずれかで
あるかによって異なるオフセット（ｉ　Ｃを選択する第
２工程と、 第２のデータレジスタの内容を選択されたオフセット値
Ｃと第１のデータレジスタに記憶されている値Ｄ１との
加算値に更新するとともに更新された加算値の表示桁の
値（Ｄ２）をデジタル表示器に出力する第３工程とから
なり、 第２工程と第３工程とを繰り返しつつデジタル表示器の
表示値を更新させる構成とし前記目的を達成する。

また、第２の発明は表示桁と端数桁とを有する第１およ
び第２のデータレジスタと、 第１および第２のデータレジスタのそれぞれに同一の初
期値をプリセットするプリセット回路と、第１のデータ
レシスタムこ記憶された表示桁の値Ｄｌ　と第２のデー
タレジスタに記憶された表示桁の値Ｄ２　とを比較して
り、＝Ｄ、　、ＤＩ　　＞Ｄｌおよびり、＜Ｄｌのいず
れかであるかの判断信号を出力する比較回路と、 この比較回路からの判断信号に基づいて予め決定された
オフセット値Ｃを選択する選択回路と、選択されたオフ
セット値Ｃと該第１のデータレジスタに記憶されている
入力値とを加算する加算器と、 この加算器からの加算値を該第２のデータレジスタに更
新セットするセット回路と、 第２のデータレジスタに記憶された加算値の表示桁の値
Ｄ２をデジタル表示器に表示させるための駆動回路とを
構成し前記目的を達成する。

〔作用〕

以上の構成による第１の発明では、第１工程において第
１のデータレジスタと第２のデータレジスタに同一の初
期値（例えば、零値または任意数値）をプリセットする
。次にエンコーダ等から入力された入力値を第１のデー
タレジスタに記憶させるとともに両データレジスタの表
示桁に記憶されている値り、、Ｄｌとを比較してその比
較結果に基づいて予め決められた複数の中から特定のオ
フセット値Ｃを選択する。このように第２工程で求めた
オフセット値Ｃを第３工程において第２のデータレジス
タの記憶値（第１回目は上記プリセット値）に加算する
。以下第２工程、第３工程を繰り返しつつ第２のデータ
レジスタに記憶されている加算値の表示桁の値（Ｄｌ）
をデジタル表示器に表示する。従って、繰り返し変化す
る入力値が入力されてもただちに入力値を表示すること
なく、デジタル表示器に表示されている値との関係にお
いて定められたオフセット値で補正しがっ表示桁の値（
Ｄｌ）のみを表示させるのでフリッカ−現象を除去する
ことができる。

また、第２の発明では、第１および第２のデータレジス
タにプリセット回路から同一の初期値をプリセットする
。次に入力された入力値は第１のデータレジスタの表示
桁と端数桁とに対応記憶される。続いて、比較回路が両
データレジスタの表示桁に記憶されている（ｌｉ！（Ｄ
Ｉ　、　Ｄｌ　）を比較し、ｒ）＋　　＝Ｄ２　、ＤＨ
＞Ｄｌおよびり、＜Ｄｌのいずれかを判断し、選択回路
で対応するオフセット値Ｃを選択する。

第２のデータレジスタの内容は第１のデータレジスタに
記憶されている値に選択されたオフセット値を加算した
加算値に更新セットされる。ここに、更新セットされた
第２のデータレジスタの表示桁に記憶されている値（Ｄ
ｌ）をデジタル表示器で表示する。従って、第１の発明
の場合と同様にフリンカー現象を除去できる。

〔実施例〕

本発明に係るデジタル表示器の安定表示方法とその回路
の実施例を図面を参照して詳細に説明する。

（第１実施例） この第１実施例は、前出第７図に示した従来のデジタル
表示型ノギスと同様なデジタル表示型ノギスにおいて安
定表示方法を実施するための安定表示回路を具備せしめ
た場合である。従って、従来のデジタル表示型ノギスと
同じ構成要素については同一の符号を付する。

第２図において、安定表示回路１０は、第１のデータレ
ジスタ１２と、第２のデータレジスタ２２と、プリセッ
タ３４と、比較回路３５と、選択回路３６と、加算器３
７と、セット回路３８と駆動回路３９と図示しないコン
トローラとから構成されている。

まず、第１および第２のデータレジスタ１２゜２２は第
１図に示したようにデジタル表示器６の桁数と等しい５
桁の表示桁１４と２桁の端数桁】６とから形成されてい
る。第１のデータレジスタＩ２には光学格子を有する光
電方式のエンコーダ６０からの入力値が記憶される。こ
こに、入力値は前記デジタル表示器６に表示される値の
最下位表示桁の分解能（目量・・・０．０１ｍｍ）より
もさらに小さな分解能（０，００１，０，０００１ｍｍ
）の値を含むものとされている。従って、第１のステッ
プ３１０に示したようにエンコーダ６０から入力された
入力値たる測定値（例えば１１５．２１２３ｍｍ）は第
１のデータレジスタ１２にそのまま記憶される。なお、
第１のデータレジスタ１２の表示桁１４には前記ｌ］５
゜２１を、端数術１６には前記２３を記憶するように形
成されている。第２のデータレジスタ２２も同し７桁の
数値を記憶させることができる。ここに、エンコーダ６
０はデジタル表示器６で表示される分解能よりもさらに
小さい分解能の下位桁データをも出力できる構成である
ことが理解される。

次に、プリセッタ３４は、初期状態を形成するためのも
ので、測定に先立って、第１のデータレジスタ１２と第
２のデータレジスタ２２に同一の数値（初期値）を同時
にプリセットすることができる。ブリセットイ ときに設定する零値、基準測定対象物８を挟んだときに
設定する当該直径相当の寸法数値あるいは任意の数値で
ある。

また、比較回路３５は第２のステップＳ１２。

Ｓ　１　４　、Ｓｌ　６に示す機能をもち、第１のデー
タレジスタ１２に記憶された値のうちの表示桁１４の値
Ｄ１　と第２のデータレジスタ２２に記憶された値のう
ちの表示桁２４の値Ｄ２とを比較するとともにＤ　＋　
−Ｄ　２　、Ｄ　＋　＞　Ｄ　２およびＤ　＋　＜　Ｄ
　２のいずれかに該当したかの判断信号を出力できるよ
う形成されている。一方、選択回路３６は比較回路３５
の判断信号に基づいて予め決められた複数のオフセット
値Ｃの中からその１つを選択するもので、この実施例で
は第１のステップＳ１８。

Ｓ２０，Ｓ２２に示したように、Ｅ＝０　（Ｄ，　　−
Ｄ２　）のときのオフセット値Ｃは零値（０）、Ｅ＞　
０　（　Ｄ　１＞　Ｄ　２　）のときのオフセット値直
Ｃは一Ｐ２　（≦Ｏ）、Ｅ＜Ｏ　（Ｄ．＜Ｄ２　）のと
きのオフセット値ＣばＰＩ　　（≧０）と決定され、か
つＰｌ　とＰ２　とは０　、　Ｏ　Ｏ　５　ｍｍとされ
ている。

また、加算器３７は、このように選択されたオフセット
値Ｃと第１のデータレジスタ］２に記憶されていた値（
表示桁１４の値Ｄ１および端数術１６の値ｄ，）とを読
み込んで両者を加算するものである。この加算値（　Ｄ
　＋　　十ｄ，　十ｃ　）は第２のデータレジスタ２２
に記↑，つさせる値（Ｄ２＋ｄ２）を示す。このために
設けられているのがセン１・回路３８である。これらは
第１図のステップＳ２４に表示されている。

ここに、駆動回路３９は、第２のデータレジスタ２２に
記憶された加算値ＣＤ２　＋ｄｚ　　（＝Ｄ＋→−ｄ．
＋Ｃ））のうち、その表示桁２４に記憶された値Ｄ２を
デジタル表示器６に表示させる構成とされている（第１
図ステップＳ２６参照）。

次に、この第１実施例の作用について第１図〜第３Ｍを
用いて説明する。

（第１工程） 第１工程は第１のデータレジスタ１２および第２のデー
タレジスタ２２のそれぞれに同一の初期値をプリセット
するものであり、説明便宜のため第３図（Ａ）に示した
ように各データレジスタ１２、２２の最下位表示桁に相
当する値を０，１。

２、・・・としたときに端数術１６．２６に相当する値
Ｖ（０．００５ｍｍ相当）をプリセッタに設定し各デー
タレジスタ１２．２２にブリセットイシたものとする。

さらに、説明便宜のため第１のデータレジスタ１２の場
合については■、第２のデータレシスり２２の場合につ
いてはｖ’　　（−ｖ）として図示する。なお、プリセ
ット値は各データレジスタ１２、２２の全桁の値（例え
ば、１１５．２１２３）としても同しである。

（第２の工程） 第２の工程は、入力値（測定値）を第１のデータレジス
タ１２に記憶させるとともに記憶された表示桁１４の値
り，　　と第２のデータレジスタ２２に記憶されている
表示桁２４の値Ｄ２とを比較回路３５で比較して、Ｄｒ
　　−Ｄ２　、Ｄｒ　　＞ＤｚおよびＤＩ　＜ｌ）２の
いずれかによって選択回路３６で当該オフセット値Ｃを
選択する工程である。まず、第１図のステップＳＩＯに
おいて、エンコーダ６０から入力された測定値である入
力値（Ｄ，−１−ｄ、）を読み込んで第１のデータレジ
スタ１２に記憶する。入力値（Ｄ，＋ａ，）を第３図（
Ａ）に示した■とする。■は端数術１６に相当するｄ。

の値であり、この場合表示桁１４に相当するり。

は零（０）である。続いて、ステップＳ１２，Ｓ１４、
Ｓ１６，３１Ｂで第１のデータレジスタ１２に記憶され
ている値の中の表示桁１４の値り。

と第２のデータレジスタ２２に記憶されている値の中の
表示桁２４の値Ｄ２とを比較し対応するオフセット値Ｃ
を求める。具体的にはブロック＠でＥ＝Ｄ、−Ｄ２を求
める。Ｄ、は零（０）でありまたＤ２は先のプリセット
による値ｖ’　　（＝ｖ）が零（０）より小さいから当
然に零（０）である。

よってＥ＝０−０＝Ｏとなり、そのフセット値Ｃは零（
０）となる。ここに、オフセット値Ｃが零（０）と選択
された。

（第３の工程） 第２のデータレジスタ２２の内容を選択されたオフセッ
ト値Ｃと第１のデータレジスタ１２に記憶されている入
力値（ＤＩ　十ｄｌ　）との加算値（Ｄ　Ｉ　　−１−
ｄ　＋　　＋　Ｃ）に更新するとともに更新された加算
値［Ｄ２　＋ｄｚ　　（＝Ｉ）＋　＋ｄ＋　　十Ｃ）コ
の表示桁２４の値（Ｄ２）をデジタル表示器６に出力す
る工程である。

ステップＳ２４に示すように加算器３７で、入力［！（
ＤＩ　　十ｄ＋）とオフセット値Ｃを加算する。

ここに、加算値はＶ　（−ＤＩ　　＋ｄ、＋Ｃ＝Ｏ＋Ｖ
十〇）となるから、第２のデータレジスタ２２に更新さ
れる値（Ｄ２＋ｄ２　）はｖ’　　（−ｖ）であり、表
示桁２４の値Ｄ２は零（０）、端数桁２６の値ｄ２はｖ
′である。従って、第１　Ｉｌｌ目における第２のデー
タレジスタ２２の表示桁２４の値Ｄ１　は零（０）であ
るから、デジタル表示器６は駆動回路３９によって零（
０）を表示する。

（繰返工程） 繰返工程は、上記第２工程と第３工程とを繰り返しフリ
ッカ−現象を除去してデジタル表示器６に安定した測定
値を表示するものである。

第３図（Ａ）において、エンコーダ６０の出力が値Ｗ（
＞Ｖ）の測定値を出力したものとする。

すると第２順目においてはブロック［相］によって第１
のデータレジスタ１２の表示桁１４の値Ｄ１　は零（０
）、端数桁１６の値ｄ＋　は先のプリセ・ント値Ｖに代
わって上記Ｗに書き替えられる。この場合、第２のデー
タレジスタ２２の表示桁２４の値Ｄ２は零（０）である
から、Ｅ＝Ｄ、−Ｄ２＝０一〇−０、Ｃ＝Ｏとなる。従
って、加算値（Ｄ　＋＋ｄ、＋Ｃ）はＷ（＝Ｏ＋Ｗ＋Ｏ
）となるので、更新すべく第２のデータレジスタ２２の
内容はＤ２−０、ｄ２　＝＝Ｗ’　　（＝ｗ）となり、
その結果、デジタル表示器６０の表示値はＯとなる。

次に、エンコーダ６０の出力がＷからＸに変わったとす
ると、第３順目では、第１のデータレジスタ１２のり、
−１、ｄ、＝Ｘ−１である。この場合箱２のデータレジ
スタ２２の表示桁２６の値Ｄ２は零（０）（Ｄ、＝Ｏ）
であるからＥ＝Ｄ。

−Ｄ２＝１＞０となる。この場合、ブロック［相］でオ
フセット値Ｃは−Ｐ２≦０が選択される。この実施例で
はＰ２＝０．００５とされている。従って、ステップＳ
２４ではＤ２　＋　ｄｚ　＝Ｄ＋　＋（１＋　十Ｃ−１
＋Ｘ　　Ｉ　　Ｐｚ　＝Ｘ　　Ｐ２　＝Ｘ’　となる。

よって、第２のデータレジスタ２２のＤ２＝０．ｄ２　
＝Ｘ’　＜Ｏとなり、デジタル表示器６の表示値は依然
として零（０）である。ここに、エンコーダ６０の出力
が再びＷとなったとすると第４順目ではＥ＝Ｄ、−Ｄ２
＝０−０＝０、Ｃ＝ＯゆえにＤ、＝Ｗ’となりデジタル
表示器６の表示値は零（０）と変わらない。このように
エンコーダ６０の出力が最下位表示桁の例えば第３図（
Ａ）の“１゛を挟んだ上下の値（ＷとＸ）に繰返変化し
ても、デジタル表示器６の表示値は変わらないのでフリ
ッカ−現象が除去できた。

次に、第３図（Ｂ）に示すようにエンコーダ６０の出力
がｙ（＞１）であり第２のデータレジスタ２２のＤ２が
ｙ’　　（＜１）のために上記に引き続きデジタル表示
器６０の表示が零（０）であった状態において、エンコ
ーダ６０の出力（測定値−人力値）がＺに変化したとす
る。すると、Ｄ。

−１、ｄ、＝Ｚ−１、Ｄ２−０、ｄ２＝ｙ’であるから
、Ｅ＝Ｄ＋　　　Ｄ２　＝　１　０　＝　１となる。よ
って、オフセット値Ｃは−Ｐ２、加算値はＤＩ　十ｄ、
＋Ｃ＝１＋Ｚ−１−Ｐ、＝Ｚ−Ｐ２となる結果、ステッ
プＳ２４ではＤ２　＋　ｄａ　＝　Ｚ　　Ｐ　２−Ｚ′
となる。これは、Ｄ２−１、ｄ２−Ｚ′−１であるから
表示値は“°ｌ”に更新される。

引き続き、エンコーダ６０の出力がＺからｙに減少する
とＥ＝Ｄ、−Ｄ２＝１−１＝０、Ｃ＝Ｏよ−）　７　Ｄ
　２　十（Ｉ　ｚ　＝　Ｄ　＋　十ｄ、　、　−１−Ｃ
＝　ｙとなり、Ｉ）ｚ　　＋ｄｚ　　＝Ｙ″（−）’）
、Ｄ２　　＝１　、　ｄ２−ｙ″−１となるから表示値
は°゛１′”のままである。

同様に、再度エンコーダ６０の出力がｙからＺに変化す
ると、Ｄ２＋ｄ２＝Ｚ″となる。このようにエンコーダ
６０の出力がＹとＺと交互に変化してもデジタル表示器
６の表示値ば１゛である。

なお、以上では、エンコーダ６０の出力が増大方向にあ
るときのある値開の変動の場合を説明したが、エンコー
ダ６０の出力が減少方向にある値開の変動に対しては第
１図のステップ３１８．Ｓ２２に基づき、オフセット値
Ｃが零（０）またはＰｌ　〉０がｊハ択されるので、上
記場合と同様にフリッカ−現象を除去することできる。

しかしてこの実施例によれば、エンコーダ６０の出力を
デジタル表示器６に直接表示することなく、前回表示値
との関係においてエンコーダ６０からの入力値をオフセ
ット値Ｃで補正しつつ表示値を更新するよう形成されて
いるので、エンコーダ出力がデジタル表示器６の最下位
表示桁のある値を境として微小だけ前後に変動してもフ
リッカ−現象を完全に除去することができる。従って、
迅速かつ高精度の読み取りをすることができる。

（第２実施例） この第２実施例は、前記第１実施例がデジタル表示器６
の最下位表示桁の分解能（目Ｎ）よりも細かい分解能の
測定値を出力できるエンコーダ６０を採用したのに対し
て、最下位表示桁の分解能と同じ分解能の測定値を平均
化処理することによって細かい分解能を創成しつつ本発
明を実施しようとするものである。

なお、対象とする機器は第１実施例の場合と同様に前出
第７図に示すデジタル表示型ノギスである。

第４図、第６図において、安定表示回路１０は、中央演
算処理装置（ＣＰＵ）３１とデータレジスタ１１とから
構成され、この実施例におけるＣＰＵ３１は第１実施例
におけるプリ七ツタ３４、比較回路３５、選択回路３６
、加算器３７、セット回路３８等と同様の機能を発揮す
るものとされ、一般的なＣＰ　ＬＪよりも広い概念であ
る。また、データレジスタ１１には第６図に示す如く表
示桁１４、端数桁１６を有する第１のデータレジスタ１
２と表示桁２４、端数桁２６を有する第２のデータレジ
スタ２２と測定値（入力値）を記憶する上記データレジ
スタ］、２．１２の表示桁１４．２４の桁数と同じ桁数
の第３のデータレジスタ２８が組み込まれている。

ところで、本実施例のエンコーダ６０は第４図に示した
如く、静電容量方式であり、本尺２の長手方向に一定の
ピッチＰをもって整列配設された格子電極６１と、この
各格子電極６１．６１間に配設された本尺２等に接地接
続されたアース電極６２と、前記スライダ４に取りイ］
げられた８枚の送信電極要素が１絹を形成する２組の計
１６枚の送信電極要素からなる送信電極６３と、送信電
極６３の長さと同しに並列配設された受信電極６４と、
１組（他の組も同じ）を形成する各送信電極要素に３６
０度を８分割した異なる位相の送信信号ａを印加する送
信回路７３と、送信電極６３と格子電極６１との相対移
動変位に基づいて位相が変化する受信電極６４から受信
信号すを受ける受信回路６４と、送信回路７３と受信回
路７４とに接続され位相弁別方式により送信電極６３（
スライダ４）と格子電極６１（本尺１）との相対移動変
位量すなわち測定値をクロックパルスＣＰを計数するこ
とによって求める計数回路７１とから構成され、計数回
路７１からＣＰＵ３１に入力される入力値（測定値）は
、単位１０μｍの２進数パルスデータとして特定される
。

従って、第４図中最左端の送信電極要素に印加される送
信信号ａ′が第５図（Ａ）に示した周期Ｔの正弦波信号
とすれば、受信信号すは同（Ｂ）の如く上記相対移動変
位に応じて位相づれしたものとなる。ここに、計数回路
７１では、通過した格子電極６１の数ｎと格子電極６１
の配設ピッチ■）との積（ｎＸＰ）と、当該ピッチＰ内
での計数値ΔＺｉ（第５図のΔＺ５．ΔＺ２．・・・）
とを加算して計数値Ｚｉ（測定値Ｄｉ）を求める。なお
、実際には、電源投入時にプリセットする一定値り。や
表示単位（ｍｍまたは１ｎｃｈ　）の換算係数にとを勘
案すると、測定値Ｄｉ＝ｋＺｉ−１−ｋＺ、　＋Ｄ。

（ただし、Ｚｏは初！ＩＪＩ　（ｉ？ｆである）として
求められるように形成されている。また、デジタル表示
器６の最下位表示桁の日量（分解能）をｒｏとしたとき
のエンコーダ６０の諸条件（格子電極６１のピッチＰ、
送信信号ａの周期Ｔ、クロックパルスＣＰの周期ｔ。）
は れる。

なお、周期Ｔは周期ｔ。のクロックパルスＣＰより分周
するものとされている。この関係から最下位表示桁の目
量ｒ。以下の分解能を持つ測定値（Ｄｉ）を得るには、 施例では目量ｒ。以下の分解能を平均化方式により求め
る構成としているので、エンコーダ６１ひいてはノギス
全体を小型化できるという実用性を高めているのである
。

このように構成された本実施例においては次の通り作用
する。

（第１工程） データレジスタ１１の第１のデータレジスタ１２および
第２のデータレジスタ２２に同一の初期値をプリセット
する。ここで、第１のデータレジスタ１２の表示桁１４
の最下位桁の値（０または１）をＢ′、端数桁１６の最
高位桁の値（０または１）をｂ′とし、データレジスタ
２２の表示桁２４の最下位桁の値（０または１）をＢ、
端数桁２６の最高位桁の値（０またはｌ）をｂとする。

（第２工程） 第２工程は第６図に示すフローチャートのステップ８１
００〜５１１６において実行される。

まず、エンコーダ６０からの人力値（測定値）ｄｉが第
３のデータレジスタ２８に取り込まれ、ＣＰＵ３１でＮ
回の平均化演算処理をする（ステップ３１０２〜５１０
６）。従って、エンコーダ６０からの測定値がデジタル
表示器６の最下位表示桁の分解能とされていても、それ
より細かな分解能の値を算出することができる。このよ
うにして求めた測定値ＤＩを第１のデータレジスタ１２
にセットする。このためステップ５１００において予め
リセットされている。具体的には第１のデータレジスタ
１２の表示桁１４の最下位桁にはＢ′、端数桁１６の最
上位桁には端数のｂ′がセットされる。次に、ＣＰＵ３
１は第１のデータレジスタ１２の最下位表示桁の値Ｂ′
　（０または１）と第２のデータレジスタ２２の最下位
表示桁の値Ｂ（０または１）とを読み出しかつ第２のデ
ータレジスタ１２の最上位端数桁の値ｂ（０またはｌ）
をも利用して比較する（ステップ５１０８，５１１０，
５１１２）。つまり第１実施例における各データレジス
タ１２．２２の各表示桁１４．２４に記憶されている値
Ｄ＋。

Ｄ２の比較（第１図ステップ３１２．Ｓ１４，５１６）
と等価であり、まず各レジスタ１２．２２の最下位表示
桁の値Ｂ’、Ｂのみを比較することによって比較処理の
簡素化と迅速化とを図っているのである。すなわち、ス
テップ５１１０においてＢ’　＝Ｂ　（ＤＩ　　＝ＤＢ
　）と判断されたときにはオフセット値Ｃは零（０）が
選択される。また、Ｂ′≠Ｂ　（ＤＩ　＞Ｉ）２または
り１＜Ｄ２）と判断されたときには第２のデータレジス
タ２２の前回に記憶された値Ｄ２のうち最上位端数桁の
値すが“１“か“０゛かを判断してＤＩ　＞Ｄ２または
り。

〈Ｄ２を判断するのである。入力値（測定値）が２進数
であるから値すが“１゛であれば値り、は前回より繰り
上ったものとの蓋然性が高く、一方、値すが°“０”で
あれば値り、は前回よりも繰り下がったとみなしてよい
からである（ステップ５ｌ１２）。従って、ｂ＝１のと
きは、ＤＩ＞Ｄｚ　と判断され選択するオフセット値Ｃ
はＰ、（ｏ＜ｐ。

〈１）であり、ｂ＝ｏのときはＤＩ　＜１）２　と判断
しステップ５１１４の零（０）がオフセット値Ｃとなる
。ちなみに、ステップ５１１４は第１実施例の第１図ス
テップＳ２０と８１８とを兼用するものである。

（第３工程） 続イテ、ＣＰＵ３１は、ステップ５１１８．５１２０に
より、Ｄ２−Ｄｌ　十〇を求め値Ｄ２を第２のデータレ
ジスタ２２に更新セットするとともに表示桁２４にセッ
トされた値をデジタル表示器６へ出力する。なお、ステ
ップ５Ｌ２２．５１２４は上記比較（ステップ５１００
．８１１２）のために読み込まれる手順を示す。

（繰返工程） 以下、ステップ５１０２〜５１２４を繰り返し、第１実
施例の場合と同様にデジタル表示器６の表示値を安定化
しフリッカ−現象を除去する。

しかして、この第２実施例によれば、第１実施例の場合
と同様にエンコーダ６０からの入力値（測定値）が振動
等により小さな値で変動することがあっても前回測定値
り、と今回測定値Ｄ２とを比較判断してフリッカ−現象
を除去することができる。また、測定値（入力値）は２
進数のデータとしているので表示安定回路ＩＯをＣＰＵ
３１とデータレジスタ１１の如く簡単、経済的に具現化
できる。さらに、第１のデータレジスタ１２と第２のデ
ータレジスタ２２との各値り、、Ｄ２の比較は、各表示
桁１４．２４の最下位桁の値Ｂ。

Ｂ′によって行われるので高速処理ができる。さらにま
た、表示値の最下位桁の分解能よりも細かい分解能の値
ｂ’　　（ｂ）が測定値（入力値）の平均化処理によっ
て創成されるので、エンコーダ６０は表示値の最下位桁
相当の分解能を有するものとすることができるのでエン
コーダ自体はもとよりデジタル表示型ノギス全体を小型
軽量で廉価なものとすることができる。

なお、以上の実施例においては、使用対象機器をデジタ
ル表示型ノギスとしたが、要は測定値等を表示するデジ
タル表示器を備えたものであればよいので、マイクロメ
ータ等測長機のみならず角度計、電子へカリ等々その対
象機器は不問として本発明は適用される。

また、本表示安定回路１０への入力値発生手段として光
電方式、静電容量方式のエンコーダ６０を例示したが、
これらエンコーダ６０の型種等その発生手段は上記開示
範囲に限定されない。また、デジタル表示器６の型式、
桁数はもとより最下位表示桁の分解能も自由に選ＩＲす
ることができる。

一層細かな分解能をもつ値は例えば第２実施例の如く創
成すればよいからである。

さらに、デジタル表示器６への表示態様はインクレメン
タル方式でもアブソリｊ−１□方式でもよく、その単位
等のいかんにかかわらず本発明は有効に適用される。

〔発明の効果〕

以上の説明から明らかの通り、本発明は前回表示値と今
回の人力値とを比較考量して最適なオフセット値を選択
し、新たな今回の表示値を決定する構成とされているの
で表示値のフリッカ−現象を完璧に排除できるという優
れた効果を有する。

【図面の簡単な説明】

第１図〜第３閏は本発明に係るデジタル表示器の安定表
示方法とその回路の第１実施例を示し、第１図はフロー
チャート、第２回は回路構成を示すブロノクワ、第３図
（Ａ）（Ｂ）は動作説明図であり、第４図〜第６図は同
じく第２実施例を示し第４図は全体構成図を示す斜視図
、第５図はエンコーダの各信号のタイミングチャート、
第６図は動作説明のフローチャートであり、第７図は従
来のデジタル表示型ノギスの全体正面図および第８図（
Ａ）（Ｂ）は第７図に対応させた表示内容を示すデジタ
ル表示器の正面図である。 ６・・・デジタル表示器、１０・・・安定表示回路、１
１・・・データレジスタ、１２・・・第１のデータレジ
スタ、１４．［４・・・表示桁、１６．２６・・・端数
桁、２２・・・第２のデータレジスタ、２８・・・第３
のデータレジスタ、３１・・・ＣＰＵ、３５・・・比較
回路、３６・・・選択回路、３７・・・加算器、３８・
・・セ・ノド回路、３９・・・駆動回路。

Claims (4)

【特許請求の範囲】
1. （１）表示桁と端数桁とを有する第１のデータレジスタ
   および第２のデータレジスタのそれぞれに同一の初期値
   をプリセットする第１工程と、入力値を第１のデータレ
   ジスタに記憶させるとともに記憶された表示桁の値Ｄ＿
   １と、第２のデータレジスタに記憶されている表示桁の
   値Ｄ＿２とを比較して、Ｄ＿１＝Ｄ＿２、Ｄ＿１＞Ｄ＿
   ２およびＤ＿１＜Ｄ＿２のいずれかであるかによって異
   なるオフセット値Ｃを選択する第２工程と、 第２のデータレジスタの内容を選択されたオフセット値
   Ｃと第１のデータレジスタに記憶されている値Ｄ＿１と
   の加算値に更新するとともに更新された加算値の表示桁
   の値（Ｄ＿２）をデジタル表示器に出力する第３工程と
   からなり、 第２工程と第３工程とを繰り返しつつデジタル表示器の
   表示値を更新させるようしたことを特徴とするデジタル
   表示器の安定表示方法。
2. （２）前記特許請求の範囲第１項において、前記第２工
   程が前記第１のデータレジスタの最下位表示桁相当分解
   能で求めた複数入力データの平均値を前記入力値として
   実行されることを特徴としたデジタル表示器の安定表示
   方法。
3. （３）前記特許請求の範囲第１項または第２項において
   、前記第２工程が前記オフセット値ＣをＤ＿１＝Ｄ＿２
   のときに零値、Ｄ＿１＞Ｄ＿２のときに零値または負の
   数値、Ｄ＿１＜Ｄ＿２のときに零値または正の数値とし
   て実行されることを特徴としたデジタル表示器の安定表
   示方法。
4. （４）表示桁と端数桁とを有する第１および第２のデー
   タレジスタと、 第１および第２のデータレジスタのそれぞれに同一の初
   期値をプリセットするプリセット回路と、第１のデータ
   レジスタに記憶された表示桁の値Ｄ＿１と第２のデータ
   レジスタに記憶された表示桁の値Ｄ＿２とを比較してＤ
   ＿１＝Ｄ＿２、Ｄ＿１＞Ｄ＿２およびＤ＿１＜Ｄ＿２の
   いずれかであるかの判断信号を出力する比較回路と、 この比較回路からの判断信号に基づいて予め決定された
   オフセット値Ｃを選択する選択回路と、選択されたオフ
   セット値Ｃと該第１のデータレジスタに記憶されている
   入力値とを加算する加算器と、 この加算器からの加算値を該第２のデータレジスタに更
   新セットするセット回路と、 第２のデータレジスタに記憶された加算値の表示桁の値
   Ｄ＿２をデジタル表示器に表示させるための駆動回路と
   からなるデジタル表示器の安定表示回路。