JPS6329827B2 - - Google Patents
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- JPS6329827B2 JPS6329827B2 JP56060886A JP6088681A JPS6329827B2 JP S6329827 B2 JPS6329827 B2 JP S6329827B2 JP 56060886 A JP56060886 A JP 56060886A JP 6088681 A JP6088681 A JP 6088681A JP S6329827 B2 JPS6329827 B2 JP S6329827B2
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- 238000006243 chemical reaction Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 239000002184 metal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にランダム論理
回路用のゲートユニツトセルを配列したマスター
スライス方式LSIチツプ上の一部にアナログとデ
イジタルとの変換機能のセルを配置した半導体装
置に関する。
回路用のゲートユニツトセルを配列したマスター
スライス方式LSIチツプ上の一部にアナログとデ
イジタルとの変換機能のセルを配置した半導体装
置に関する。
最近、集積回路の規模が増大するにしたがつ
て、論理回路を集積化する一手法としてマスター
スライス方式のLSIがクローズアツプされてきて
いる。マスタースライス方式とは、設計サイドで
要求される機能の集積化を実現する際に、あらか
じめ基本的な回路機能、たとえばNAND機能、
NOR機能、LATCH機能等を準備しておき、設
計者は上述の機能回路を組み合わせ、さらに集積
回路として実現する場合、トランジスタや抵抗な
どの基本素子が設計済みの基板（これをマスター
スライスの下地と呼ぶ）上に金属配線のみを設計
する設計方式の一つである。また最近はアナログ
とデイジタルとの変換器も分解能が高くて１チツ
プ内に納まるものが要求され、そのような要求に
対する製品も少しづつ発表されてきている。さら
にデイジタルインタフエース回路を内蔵したＡ−
Ｄ変換器も最近発表された。しかし、アナログと
デイジタルとの変換器を要求する分野は工業分野
だけでなく、アナログ信号をデイジタル信号に変
換する必要がある、ありとあらゆる分野である。
アナログとデイジタルとの変換器の使用される所
は特に小型、薄型を要求される分野が多いだけに
現在供給されている変換器では周辺回路部分を多
数の標準論理回路ICで構成しなければならず実
装容積が大きくなつてしまうため、装置開発から
取り残された分野が多くある。そして、たとえ標
準回路ICを多用する装置を開発しても、高価過
ぎて使用範囲が限定されてくる。さらに問題なの
は、このような要求分野は広範囲にあるが、各々
で使われる数は極く少数であり、価格が安くなけ
ればならないことである。また、ある場合には製
品寿命を長くするために短時間の開発が要求され
るが、現在のものではそれらを満足させているも
のはほとんどないと言える。
て、論理回路を集積化する一手法としてマスター
スライス方式のLSIがクローズアツプされてきて
いる。マスタースライス方式とは、設計サイドで
要求される機能の集積化を実現する際に、あらか
じめ基本的な回路機能、たとえばNAND機能、
NOR機能、LATCH機能等を準備しておき、設
計者は上述の機能回路を組み合わせ、さらに集積
回路として実現する場合、トランジスタや抵抗な
どの基本素子が設計済みの基板（これをマスター
スライスの下地と呼ぶ）上に金属配線のみを設計
する設計方式の一つである。また最近はアナログ
とデイジタルとの変換器も分解能が高くて１チツ
プ内に納まるものが要求され、そのような要求に
対する製品も少しづつ発表されてきている。さら
にデイジタルインタフエース回路を内蔵したＡ−
Ｄ変換器も最近発表された。しかし、アナログと
デイジタルとの変換器を要求する分野は工業分野
だけでなく、アナログ信号をデイジタル信号に変
換する必要がある、ありとあらゆる分野である。
アナログとデイジタルとの変換器の使用される所
は特に小型、薄型を要求される分野が多いだけに
現在供給されている変換器では周辺回路部分を多
数の標準論理回路ICで構成しなければならず実
装容積が大きくなつてしまうため、装置開発から
取り残された分野が多くある。そして、たとえ標
準回路ICを多用する装置を開発しても、高価過
ぎて使用範囲が限定されてくる。さらに問題なの
は、このような要求分野は広範囲にあるが、各々
で使われる数は極く少数であり、価格が安くなけ
ればならないことである。また、ある場合には製
品寿命を長くするために短時間の開発が要求され
るが、現在のものではそれらを満足させているも
のはほとんどないと言える。
本発明の目的は、この上記せる欠点を除いた半
導体装置の提供にある。
導体装置の提供にある。
本発明の特徴は、ランダム論理回路用のゲート
ユニツトセルを配列したマスタースライス方式
LSIのチツプ上の一部にアナログとデイジタルと
の変換機能を機能セルとしてまとめた変換器セル
を単数または複数個配置し、ゲートユニツトセル
部分の金属配線を変更するだけで異なる機能を１
チツプ内に構成し、また、変換器セルのデイジタ
ル論理回路部の一部あるいは全部をゲートユニツ
トセル部分で構成する半導体装置にある。
ユニツトセルを配列したマスタースライス方式
LSIのチツプ上の一部にアナログとデイジタルと
の変換機能を機能セルとしてまとめた変換器セル
を単数または複数個配置し、ゲートユニツトセル
部分の金属配線を変更するだけで異なる機能を１
チツプ内に構成し、また、変換器セルのデイジタ
ル論理回路部の一部あるいは全部をゲートユニツ
トセル部分で構成する半導体装置にある。
以下、実施例の図面を参照しながら本発明につ
いて説明する。尚、説明はアナログとデイジタル
との変換機能（Ａ−Ｄ変換、Ｄ−Ａ変換、Ａ−Ｄ
＆Ｄ−Ａ相互変換）の内、Ａ−Ｄ（アナログ−デ
イジタル）変換を中心にして行う。
いて説明する。尚、説明はアナログとデイジタル
との変換機能（Ａ−Ｄ変換、Ｄ−Ａ変換、Ａ−Ｄ
＆Ｄ−Ａ相互変換）の内、Ａ−Ｄ（アナログ−デ
イジタル）変換を中心にして行う。
第１図は本発明のマスタースライスLSIのチツ
プ図の一例を示したものである。図の“１”はチ
ツプを示しており、その中にランダム論理回路用
のゲートユニツトセルの配列“２”とＡ−Ｄ変換
器セル“３”がある。Ａ−Ｄ変換器セル“３”は
シーケンスコントローラ“４”、シフトレジスタ
“５”、逐次比較レジスタ“６”、Ｄ−Ａコンバー
タ“７”、コンパレータ“８”、バツフアアンプ
“９”，“１０”、アナログマルチプレクサ“１１”、
アドレスラツチ“１２”から構成されている。
プ図の一例を示したものである。図の“１”はチ
ツプを示しており、その中にランダム論理回路用
のゲートユニツトセルの配列“２”とＡ−Ｄ変換
器セル“３”がある。Ａ−Ｄ変換器セル“３”は
シーケンスコントローラ“４”、シフトレジスタ
“５”、逐次比較レジスタ“６”、Ｄ−Ａコンバー
タ“７”、コンパレータ“８”、バツフアアンプ
“９”，“１０”、アナログマルチプレクサ“１１”、
アドレスラツチ“１２”から構成されている。
ここで図中の斜線のランダム論理回路用ゲート
ユニツトセルの配列“２”において、金属配線を
変更することによりＡ−Ｄ変換器の周辺回路やイ
ンタフエース回路を構成し１チツプに異なる機能
を形成できる。
ユニツトセルの配列“２”において、金属配線を
変更することによりＡ−Ｄ変換器の周辺回路やイ
ンタフエース回路を構成し１チツプに異なる機能
を形成できる。
第２図は、第１図の本発明のマスタースライス
LSIのチツプの一部を拡大して示したものであ
る。図中の“２１〜７６”は第１図の“２”のラ
ンダム論理回路用の各ゲートユニツトセルの配列
を示している。これらのゲートユニツトセルは金
属配線によつてＡ−Ｄ変換器セル“３”内の各回
路と接続できる。また、隣り合つたゲートユニツ
トセル間でも金属配線によつて相互接続できる
（例えば２３と２４、２３と３１，……）。この様
にしてゲートユニツトセルを相互配線することに
よりAND回路、OR回路、レジスタ回路、
LATCH回路等の論理回路を形成し、さらにＡ−
Ｄ変換器セルの各回路と接続配線することにより
Ａ−Ｄ変換器の周辺回路やインタフエース回路を
形成することができる。
LSIのチツプの一部を拡大して示したものであ
る。図中の“２１〜７６”は第１図の“２”のラ
ンダム論理回路用の各ゲートユニツトセルの配列
を示している。これらのゲートユニツトセルは金
属配線によつてＡ−Ｄ変換器セル“３”内の各回
路と接続できる。また、隣り合つたゲートユニツ
トセル間でも金属配線によつて相互接続できる
（例えば２３と２４、２３と３１，……）。この様
にしてゲートユニツトセルを相互配線することに
よりAND回路、OR回路、レジスタ回路、
LATCH回路等の論理回路を形成し、さらにＡ−
Ｄ変換器セルの各回路と接続配線することにより
Ａ−Ｄ変換器の周辺回路やインタフエース回路を
形成することができる。
第３図は、第１図のマスタースライスLSIのＡ
−Ｄ変換器セルのデイジタル部分の一部回路をＡ
−Ｄ変換器セルから除いて、ゲートユニツトセル
の相互配線によつて形成することによりデイジタ
ル部分に拡張性と自由度を持たせることを目的と
したチツプである。第１図のＡ−Ｄ変換器セルの
デイジタル部分から除いた回路としてはシーケン
スコントローラ“４”、シフトレジスタ“５”な
どである。
−Ｄ変換器セルのデイジタル部分の一部回路をＡ
−Ｄ変換器セルから除いて、ゲートユニツトセル
の相互配線によつて形成することによりデイジタ
ル部分に拡張性と自由度を持たせることを目的と
したチツプである。第１図のＡ−Ｄ変換器セルの
デイジタル部分から除いた回路としてはシーケン
スコントローラ“４”、シフトレジスタ“５”な
どである。
第４図は本発明のマスタースライスLSIに複数
個（この場合は２個）のＡ−Ｄ変換器セルをチツ
プ内に配置した場合を示したものである。この図
では、機能の異なる２つのＡ−Ｄ変換器セル“９
２”と“９３”を配置してあり、入力してくるア
ナログ信号によつて使い分けたり、２つのＡ−Ｄ
変換器を同時に動作させたり、組み合わせた動作
をさせたりして使用できる。このような動作のコ
ントロール回路をゲートユニツトセルにより論理
回路を形成して行うことができる訳である。もち
ろん、同一機能のＡ−Ｄ変換器セルを複数個、チ
ツプ内に配置したものも可能である。
個（この場合は２個）のＡ−Ｄ変換器セルをチツ
プ内に配置した場合を示したものである。この図
では、機能の異なる２つのＡ−Ｄ変換器セル“９
２”と“９３”を配置してあり、入力してくるア
ナログ信号によつて使い分けたり、２つのＡ−Ｄ
変換器を同時に動作させたり、組み合わせた動作
をさせたりして使用できる。このような動作のコ
ントロール回路をゲートユニツトセルにより論理
回路を形成して行うことができる訳である。もち
ろん、同一機能のＡ−Ｄ変換器セルを複数個、チ
ツプ内に配置したものも可能である。
第５図は、このようなマスタースライスLSIを
応用した一例を示したものである。図中の“９
５”はマイクロコンピユータ、“９６”と“９７”
はセンサーａと本発明のマスタースライスLSIa、
同様に“９８”と“９９”もセンサーｂとマスタ
ースライスLSIbを示している。また、マイクロ
コンピユータには多くの周辺機器が接続されてお
り、これら全てを一台でコントロールしているこ
とを示している。ここで、センサーａ，ｂは中央
のマイクロコンピユータよりはるかに離れた所に
設置されてあるためアナログ信号を伝送するには
雑音が入りやすい。そこで、センサーのすぐ隣り
にＡ−Ｄ変換器を設置するのが好ましい。しかし
従来のＡ−Ｄ変換器類では周辺部分が大きくなり
その電力消費とそれに伴う大きな電源を設置しな
ければならない。そこで、本発明の１チツプマス
タースライスLSIを使用することによりセンサー
ａ，ｂのすぐ隣りにインテリジエント化したマス
タースライスLSI、Ａ−Ｄ変換器ａ，ｂを設置し
たことを示したものである。
応用した一例を示したものである。図中の“９
５”はマイクロコンピユータ、“９６”と“９７”
はセンサーａと本発明のマスタースライスLSIa、
同様に“９８”と“９９”もセンサーｂとマスタ
ースライスLSIbを示している。また、マイクロ
コンピユータには多くの周辺機器が接続されてお
り、これら全てを一台でコントロールしているこ
とを示している。ここで、センサーａ，ｂは中央
のマイクロコンピユータよりはるかに離れた所に
設置されてあるためアナログ信号を伝送するには
雑音が入りやすい。そこで、センサーのすぐ隣り
にＡ−Ｄ変換器を設置するのが好ましい。しかし
従来のＡ−Ｄ変換器類では周辺部分が大きくなり
その電力消費とそれに伴う大きな電源を設置しな
ければならない。そこで、本発明の１チツプマス
タースライスLSIを使用することによりセンサー
ａ，ｂのすぐ隣りにインテリジエント化したマス
タースライスLSI、Ａ−Ｄ変換器ａ，ｂを設置し
たことを示したものである。
本発明によれば、Ａ−Ｄ変換器とその周辺回
路、インタフエース回路を１チツプの中に集積化
することにより装置の小型化を計ることができ、
マスタースライス方式により開発期間を大幅に短
縮することができ、周辺機能、インタフエース機
能をマスタースライス方式で作ることにより部品
点数の減少と製造工程、検査工程を簡略化でき、
マスタースライス方式により、金属配線だけで異
なる機能の専用LSIを作れるためマスク設計や論
理設計時での誤りを少なくすることができ、同じ
下地を使うため少量多品種向けのLSIに適する。
さらに、アナログ信号源により近い所でＡ−Ｄ変
換が可能となるため対雑音性が向上する。
路、インタフエース回路を１チツプの中に集積化
することにより装置の小型化を計ることができ、
マスタースライス方式により開発期間を大幅に短
縮することができ、周辺機能、インタフエース機
能をマスタースライス方式で作ることにより部品
点数の減少と製造工程、検査工程を簡略化でき、
マスタースライス方式により、金属配線だけで異
なる機能の専用LSIを作れるためマスク設計や論
理設計時での誤りを少なくすることができ、同じ
下地を使うため少量多品種向けのLSIに適する。
さらに、アナログ信号源により近い所でＡ−Ｄ変
換が可能となるため対雑音性が向上する。
以上、本発明の実施例と効果を説明したがＡ−
Ｄ変換機能とその周辺回路およびインタフエース
回路を１チツプのマスタースライスLSIに集積化
することにより、装置がより小型化し設計精度の
向上による開発試作期間の短縮を行うことができ
る。さらに少量多品種あるいは機能の似通つた多
品種の製造に対して非常に有効なものとなる。
Ｄ変換機能とその周辺回路およびインタフエース
回路を１チツプのマスタースライスLSIに集積化
することにより、装置がより小型化し設計精度の
向上による開発試作期間の短縮を行うことができ
る。さらに少量多品種あるいは機能の似通つた多
品種の製造に対して非常に有効なものとなる。
なお、この説明ではＡ−Ｄ変換の機能を中心に
して説明したがＤ−Ａ変換などについても同時に
実現され本発明に含まれるのは当然である。
して説明したがＤ−Ａ変換などについても同時に
実現され本発明に含まれるのは当然である。
第１図はランダム論理回路用のゲートユニツト
セルを配列したマスタースライス方式LSIチツプ
上の一部にＡ−Ｄ変換器セルを配置したチツプ図
を示したものである。第２図は、第１図のマスタ
ースライスLSIの一部を拡大したもので、各ゲー
ト・ユニツトセルの個々の配列を示したものであ
る。第３図は、第１図のマスタースライスLSIの
Ａ−Ｄ変換器セルのデイジタル部分の一部をゲー
トユニツトセルで構成するためにＡ−Ｄ変換器セ
ルから除外したものである。第４図は、マスター
スライスLSIのチツプ上に複数個のＡ−Ｄ変換器
セルを配置した場合を示している。第５図は、こ
のマスタースライスLSIを用いた応用例としてセ
ンサーのすぐ隣りにこのLSIを設置して効率の良
いＡ−Ｄ変換を行つていることを示したものであ
る。 なお図において、１……LSIチツプ、２……ラ
ンダム論理回路用のゲートユニツトセルの集合、
３……アナログ−デイジタル変換器（Ａ−Ｄ変換
器）セル、４……シーケンスコントローラ、５…
…シフトレジスタ、６……逐次比較レジスタ、７
……Ｄ−Ａコンバータ、８……コンパレータ、
９，１０……バツフアアンプ、１１……アナログ
マルチプレクサ、１２……アドレスラツチ、２０
……LSIチツプ、２１〜７６……ランダム論理回
路用のゲートユニツトセル、８０……LSIチツ
プ、８１……ランダム論理回路用のゲートユニツ
トセルの集合、８２……Ａ−Ｄ変換器セル、８３
……逐次比較レジスタ、８４……Ｄ−Ａコンバー
タ、８５……コンパレータ、８６，８７……バツ
フアアンプ、８８……アナログマルチプレクサ、
８９……アドレスラツチ、９０……LSIチツプ、
９１……ランダム論理回路用のゲートユニツトセ
ルの集合、９２……Ａ−Ｄ変換器セルａ、９３…
…Ａ−Ｄ変換器セルｂ、９５……マイクロコンピ
ユータ、９６……センサーａ、９７……マスター
スライスLSIa、９８……センサーｂ、９９……
マスタースライスLSIb、である。
セルを配列したマスタースライス方式LSIチツプ
上の一部にＡ−Ｄ変換器セルを配置したチツプ図
を示したものである。第２図は、第１図のマスタ
ースライスLSIの一部を拡大したもので、各ゲー
ト・ユニツトセルの個々の配列を示したものであ
る。第３図は、第１図のマスタースライスLSIの
Ａ−Ｄ変換器セルのデイジタル部分の一部をゲー
トユニツトセルで構成するためにＡ−Ｄ変換器セ
ルから除外したものである。第４図は、マスター
スライスLSIのチツプ上に複数個のＡ−Ｄ変換器
セルを配置した場合を示している。第５図は、こ
のマスタースライスLSIを用いた応用例としてセ
ンサーのすぐ隣りにこのLSIを設置して効率の良
いＡ−Ｄ変換を行つていることを示したものであ
る。 なお図において、１……LSIチツプ、２……ラ
ンダム論理回路用のゲートユニツトセルの集合、
３……アナログ−デイジタル変換器（Ａ−Ｄ変換
器）セル、４……シーケンスコントローラ、５…
…シフトレジスタ、６……逐次比較レジスタ、７
……Ｄ−Ａコンバータ、８……コンパレータ、
９，１０……バツフアアンプ、１１……アナログ
マルチプレクサ、１２……アドレスラツチ、２０
……LSIチツプ、２１〜７６……ランダム論理回
路用のゲートユニツトセル、８０……LSIチツ
プ、８１……ランダム論理回路用のゲートユニツ
トセルの集合、８２……Ａ−Ｄ変換器セル、８３
……逐次比較レジスタ、８４……Ｄ−Ａコンバー
タ、８５……コンパレータ、８６，８７……バツ
フアアンプ、８８……アナログマルチプレクサ、
８９……アドレスラツチ、９０……LSIチツプ、
９１……ランダム論理回路用のゲートユニツトセ
ルの集合、９２……Ａ−Ｄ変換器セルａ、９３…
…Ａ−Ｄ変換器セルｂ、９５……マイクロコンピ
ユータ、９６……センサーａ、９７……マスター
スライスLSIa、９８……センサーｂ、９９……
マスタースライスLSIb、である。
Claims (1)
- 【特許請求の範囲】 １ マスタースライス方式LSIのチツプ上にラン
ダム論理回路用のゲートユニツトセルを配置し、
アナログとデイジタルとの変換機能を有する変換
器セルを単数または複数個配置したことを特徴と
する半導体装置。 ２ 変換器セルのデイジタル論理回路部の一部あ
るいは全部をゲートユニツトセルで構成すること
を特徴とする特許請求の範囲第１項に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088681A JPS57176744A (en) | 1981-04-22 | 1981-04-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088681A JPS57176744A (en) | 1981-04-22 | 1981-04-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176744A JPS57176744A (en) | 1982-10-30 |
| JPS6329827B2 true JPS6329827B2 (ja) | 1988-06-15 |
Family
ID=13155293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6088681A Granted JPS57176744A (en) | 1981-04-22 | 1981-04-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176744A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164051A (ja) * | 1988-12-19 | 1990-06-25 | Hitachi Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342578A (en) * | 1976-09-27 | 1978-04-18 | Siemens Ag | Semiconductor chip for producing lsi |
| JPS5475525A (en) * | 1977-11-30 | 1979-06-16 | Hitachi Ltd | Electric source device |
| JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-04-22 JP JP6088681A patent/JPS57176744A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342578A (en) * | 1976-09-27 | 1978-04-18 | Siemens Ag | Semiconductor chip for producing lsi |
| JPS5475525A (en) * | 1977-11-30 | 1979-06-16 | Hitachi Ltd | Electric source device |
| JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176744A (en) | 1982-10-30 |
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