JPS63293831A - 半導体ウェハの結晶エッチング方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体ウェハのウェハプロセスにおける結晶エ
ツチング方法に関し、特にウェハ表面が金属その地被膜
におおわれた結晶のエツチング工程に関する。

〔従来の技術〕

従来、この種のエツチング工程は、裏面研磨の前の厚い
半導体ウェハの状態でエツチングするか、又は予め半導
体ウェハ表面の被膜に結晶露出用のバターニングを施し
、その後に結晶エツチングのバターニングをフォトレジ
ストマスクで行いエツチングしていた。

第３図（ａ）〜（ｄ）は、この後者のエツチング工程を
説明する平面図及び断面図である。まず、結晶部６上に
薄膜の金属２１を設けたものに、第３図（ａ）のように
、フォトレジスト２２により金属面のバターニングをす
る。次に、第３図（ｂ）のように、金属２１をエツチン
グして結晶表面２３を露出させる。この結晶表面２３上
に、第３図（Ｃ）のようにフォトレジスト２４で再びバ
ターニングし、エツチング部ることにより、第３図（ｄ
）のように、結晶部６にエツチング部２５が設けられる
。

〔発明が解決しようとする問題点〕

上述した従来のエツチング方法では、 １）半導体ウェハに裏面研磨前に結晶エツチングをする
と、選択的にエツチングされた部分の厚さが結晶エツチ
ングをしていない部分の厚さと比べて薄くなり、特に裏
面研磨の工程で結晶エツチングした部分に歪が入り易く
なり、割れやすくなるという欠点がある。

２）ウェハ表面上の金属２１に結晶エツチングをするた
めに、第３図のように、金属をフォトレジスト２２でパ
ターニングし、結晶表面２３を露出させ、次に露出して
いる結晶に再びフォトレジスト２４でパターニングして
結晶エツチングしているので、結晶エツチングするのに
フォトレジスト工程を２回通ることになり工程が長く複
雑になるという欠点がある。

本発明の目的は、これらの欠点を除き、被膜でおおわれ
た半導体ウェハの結晶エツチングを被膜上に結晶エツチ
ング用のパターンを直接形成し、このパターニングのみ
で被膜と結晶とを連続してエツチングすることにより、
裏面研磨時に歪を入りすらくし、かつ工程を短縮するこ
とができる半導体ウェハの結晶エツチング方法を提供す
ることにある。

〔問題点を解決するための手段〕

本発明の半導体ウェハの結晶エツチング方法は、結晶上
に被膜が形成された半導体ウェハをその裏面研磨後に前
記被膜表面に結晶エツチング用パターンを形成し、この
パターニングで前記被膜と前記結晶とを連続してエツチ
ングすることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ）〜（Ｃ）は本発明の一実施例を工程順に説
明した正面図及び断面図である。本実施例は、ＩｎＰ基
板でメタライズ工程が終了した面発光ＬＥＤの半導体ウ
ェハの正面図を示す（第１図（ａ）、（ｂ））。今、こ
の半導体ウェハにまずＡｕメッキ１及び、その下の金属
をマスクとして、まずスクライブ線２上にあるパシベー
ション膜をエツチングして除去し、結晶部６を露出させ
る０次に、連続してＩ　ｎＧａＡｓＰと、ＩｎＰでエツ
チングレートに差が少ないエツチング液（この場合はＫ
　Ｋ　Ｉ　１２１（１１２ｓ０４：ＣＨ３ＣＯ０Ｈ：Ｈ
２Ｏ２＝　１：２：ｌ）を用いる）でＰＮ接合部分まで
、第１図（ｃ）のようにエツチングする。

第２図（ａ）〜（Ｃ）は本発明の第２の実施例を工程順
に示した断面図及び正面図である０本実施例は、基板１
０上に活性層１４、クラッド層１３、キャップ層１２を
設けた半導体ウェハの表面にＴｉＰｔの蒸着金属１１を
蒸着させた状態を示している（第２図（ａ））。この状
態からフォトレジスト１５からなる電流狭窄用の円形の
パターンを金属１１の表面上に第２図（ｂ）のようにパ
ターニングする。この状態からドライエッチを行い、Ｔ
　ｉ　Ｐ　ｔ　１１からキャップ層１２、クラッド層１
３、活性層１４の各エピタキシャル層に渡って、電流狭
窄用メサ領域を第２図（ｃ）のように形成している。

なお、以上の説明では、Ａｕメッキマスクによるスクラ
イブ線部分の結晶エツチングとレジスト及びＴｉＰｔマ
スクによる電流狭窄用メサエッチングを例に挙げたが、
これら実施例に限定されず、裏面研磨後の半導体ウェハ
表面の金属に結晶エツチング用のパターンを形成し、こ
のパターンごと結晶までエツチングすればよい。

〔発明の効果〕

以上説明したように本発明は、被膜におおわれた半導体
ウェハ上に、結晶エツチングのパターニングを施し、そ
のまま連続して被膜のエツチングと結晶エツチングを行
うことにより、結晶エツチングを裏面研磨工程後にずら
すことができ、裏面研磨時に無用な歪が入るのを防ぐこ
とができると同時に、パターニング工程が１回減らされ
るという効果がある。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するエ
ツチング前の正面図、そのＡ−Ａ断面図及びパシベーシ
ョン膜と結晶を選択的に除去した時の断面図、第２図（
ａ）〜（ｃ）は本発明の第２の実施例を説明するエツチ
ング前の半導体ウェハの断面図、その結晶エツチング用
パターンを施した時の正面図及びＴ　ｉ　Ｐ　ｔと結晶
をエツチングをした時のＢ−Ｂ線断面図、第３図（ａ）
〜（ｄ）は従来のエツチング方法で金属表面に結晶を露
出させるパターニング時の正面図、更に金属をエツチン
グし、結晶を露出させレジストを除去した時のＣ−Ｃ線
断面図、更に結晶エツチング用のパターニングを施した
時の正面図、及びレジストを除去した時のＤ−Ｄ断面図
である。 １．３・・・Ａｕメッキ、２・・・スクライブ線、４・
・・蒸着金属、５・・・パシベーション膜、６・・・結
晶部、１１・・・蒸着金属（’Ｔ”１−Ｐｔ）、１２・
・・Ｑキヤツプ層、１３・・・クラッド層、１４・・・
活性層、１５゜２２．２４・・・レジスト、２１・・・
金属、２３・・・結晶表面、２５・・・エツチング部。

Claims (1)

【特許請求の範囲】
1. 結晶上に被膜が形成された半導体ウェハをその裏面研磨
   後、前記被膜表面に結晶エッチング用パターンを形成し
   、このパターンで前記被膜と前記結晶とを連続してエッ
   チングすることを特徴とする半導体ウェハの結晶エッチ
   ング方法。