JPH04335550A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04335550A JPH04335550A JP10717991A JP10717991A JPH04335550A JP H04335550 A JPH04335550 A JP H04335550A JP 10717991 A JP10717991 A JP 10717991A JP 10717991 A JP10717991 A JP 10717991A JP H04335550 A JPH04335550 A JP H04335550A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
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- 239000004020 conductor Substances 0.000 claims description 3
- 239000002184 metal Substances 0.000 description 35
- 229910052751 metal Inorganic materials 0.000 description 35
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメッキ処理が施される導
電膜を裏面に有する半導体ウエハをスクライブラインに
沿ってチップ領域毎に分割する半導体装置の製造方法に
関する。
電膜を裏面に有する半導体ウエハをスクライブラインに
沿ってチップ領域毎に分割する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】半導体材料は一般に脆性材料なので、チ
ップのエッジが欠け易く、その為、ダイシングブレード
も脆性材料の切断に最適な材料、構造が採用されている
（“ダイシング”、ｐｐ．４２−５１、半導体実装技術
ハンドブック（サイエンスフォーラム）参照）。
ップのエッジが欠け易く、その為、ダイシングブレード
も脆性材料の切断に最適な材料、構造が採用されている
（“ダイシング”、ｐｐ．４２−５１、半導体実装技術
ハンドブック（サイエンスフォーラム）参照）。
【０００３】ところで、裏面に金属膜が形成された半導
体装置を作製する場合、一般的に半導体ウエハの裏面に
金属膜を形成しておき、この半導体ウエハを表面側のス
クライブラインに沿って裏面金属膜と共にダイシングす
る。裏面に金属膜が形成された半導体装置としては、マ
イクロ波デバイス、パワーデバイスが知られており、こ
れらのデバイスは、いずれも裏面に金属膜を形成した後
にＡｕを電解メッキで２〜５０μｍの膜厚で被着し、金
属の膜厚を大きくしている。マイクロ波デバイスは裏面
側に比較的厚い金属膜を形成することによりマイクロ波
における表皮効果の導体抵抗を低減し（“マイクロ波と
金属板”、ｐｐ．１４−２１、マイクロ波、阿部著、東
京大学出版会）、パワーデバイスは厚みの小さいウエハ
に裏面に厚い金属膜を形成することにより熱抵抗を低減
する（“ＦＥＴの熱抵抗”、ｐｐ．７７−８１、化合物
半導体デバイスハンドブック（サイエンスフォーラム）
参照）。
体装置を作製する場合、一般的に半導体ウエハの裏面に
金属膜を形成しておき、この半導体ウエハを表面側のス
クライブラインに沿って裏面金属膜と共にダイシングす
る。裏面に金属膜が形成された半導体装置としては、マ
イクロ波デバイス、パワーデバイスが知られており、こ
れらのデバイスは、いずれも裏面に金属膜を形成した後
にＡｕを電解メッキで２〜５０μｍの膜厚で被着し、金
属の膜厚を大きくしている。マイクロ波デバイスは裏面
側に比較的厚い金属膜を形成することによりマイクロ波
における表皮効果の導体抵抗を低減し（“マイクロ波と
金属板”、ｐｐ．１４−２１、マイクロ波、阿部著、東
京大学出版会）、パワーデバイスは厚みの小さいウエハ
に裏面に厚い金属膜を形成することにより熱抵抗を低減
する（“ＦＥＴの熱抵抗”、ｐｐ．７７−８１、化合物
半導体デバイスハンドブック（サイエンスフォーラム）
参照）。
【０００４】図５は裏面に金属膜１が形成された半導体
ウエハ２をテープ３上に固定し、上述したダイシングブ
レード４で表面から切断する状態を示す断面図である。
ウエハ２をテープ３上に固定し、上述したダイシングブ
レード４で表面から切断する状態を示す断面図である。
【０００５】
【発明が解決しようとする課題】図示したように、裏面
全面に形成された金属膜１は延性を有するので、ダイシ
ングの際に金属膜１が切断されずにダイシングブレード
４から逃げ、半導体ウエハ２が分割されないという問題
があった。
全面に形成された金属膜１は延性を有するので、ダイシ
ングの際に金属膜１が切断されずにダイシングブレード
４から逃げ、半導体ウエハ２が分割されないという問題
があった。
【０００６】そこで本発明は、裏面に金属等の導電膜が
形成された半導体ウエハのダイシング工程に支障を与え
ない半導体装置の製造方法を提供することを目的とする
。
形成された半導体ウエハのダイシング工程に支障を与え
ない半導体装置の製造方法を提供することを目的とする
。
【０００７】
【課題を解決するための手段】上記課題を達成するため
に、本発明は半導体ウエハのチップ領域を隔離しない複
数の開口がスクライブライン上に配設された導電パター
ンを半導体ウエハの裏面に形成する工程と、この導電パ
ターンを介して給電することにより半導体ウエハの裏面
にメッキ処理を施す工程と、メッキ処理が施された半導
体ウエハを表面からスクライブラインに沿って分割する
工程とを含んで構成される。
に、本発明は半導体ウエハのチップ領域を隔離しない複
数の開口がスクライブライン上に配設された導電パター
ンを半導体ウエハの裏面に形成する工程と、この導電パ
ターンを介して給電することにより半導体ウエハの裏面
にメッキ処理を施す工程と、メッキ処理が施された半導
体ウエハを表面からスクライブラインに沿って分割する
工程とを含んで構成される。
【０００８】
【作用】本発明に係る半導体装置の製造方法によると、
ダイシング前に半導体ウエハの裏面にはスクライブライ
ン上に多数の開口が形成されてスクライブライン上にお
ける導電部材の面積比率は低くなるので、全体的にダイ
シングブレードの切断量、切断負荷は小さくなり、切断
容易性が向上する。
ダイシング前に半導体ウエハの裏面にはスクライブライ
ン上に多数の開口が形成されてスクライブライン上にお
ける導電部材の面積比率は低くなるので、全体的にダイ
シングブレードの切断量、切断負荷は小さくなり、切断
容易性が向上する。
【０００９】
【実施例】以下、本発明の一実施例について、添付図面
を参照して説明する。なお、説明において同一要素には
同一符号を用い、重複する説明は省略する。図１は一実
施例に係る半導体装置としてＧａＡｓＩＣを製造する工
程を示すフローチャートである。
を参照して説明する。なお、説明において同一要素には
同一符号を用い、重複する説明は省略する。図１は一実
施例に係る半導体装置としてＧａＡｓＩＣを製造する工
程を示すフローチャートである。
【００１０】最初に、ＧａＡｓウエハの表面にトランジ
スタなどの半導体素子を形成する（ステップ１０１）。 次に、リフトオフ法を用いて、チップ領域を隔離しない
複数の開口が形設された金属パターン（導電パターン）
を裏面側スクライブライン上に形成し、メッキ処理をＧ
ａＡｓ基板の裏面に施す。具体的には、以下の工程によ
る。
スタなどの半導体素子を形成する（ステップ１０１）。 次に、リフトオフ法を用いて、チップ領域を隔離しない
複数の開口が形設された金属パターン（導電パターン）
を裏面側スクライブライン上に形成し、メッキ処理をＧ
ａＡｓ基板の裏面に施す。具体的には、以下の工程によ
る。
【００１１】まず、このＧａＡｓウエハの裏面にレジス
ト材をスピンコーテイングで塗付し（ステップ１０２）
、裏面全体にレジスト膜を形成する。このレジスト膜に
露光、現像を施すことにより（ステップ１０３）、スク
ライブライン上に部分的にレジスト部材（マスク部材）
を形成する。この場合、スクライブラインで囲まれた１
区画（チップ領域）が隔離されないようにレジスト部材
を配置する。このレジスト部材をマスクとして、真空蒸
着法あるいはＥＣＲプラズマＣＶＤ法を用いて裏面に金
属を蒸着する（ステップ１０４）。金属はＧａＡｓウエ
ハの裏面の一部およびレジスト部材の上面に形成される
が、段差部には金属がほとんど付着しない。その為、こ
のレジスト部材を除去すれば不要な金属が簡単に取り除
ける。そこで、レジスト部材を除去することにより金属
パターンを形成し、この金属パターンを用いて電解メッ
キ処理により金属パターンの表面にメッキ材を被覆する
（ステップ１０５）。
ト材をスピンコーテイングで塗付し（ステップ１０２）
、裏面全体にレジスト膜を形成する。このレジスト膜に
露光、現像を施すことにより（ステップ１０３）、スク
ライブライン上に部分的にレジスト部材（マスク部材）
を形成する。この場合、スクライブラインで囲まれた１
区画（チップ領域）が隔離されないようにレジスト部材
を配置する。このレジスト部材をマスクとして、真空蒸
着法あるいはＥＣＲプラズマＣＶＤ法を用いて裏面に金
属を蒸着する（ステップ１０４）。金属はＧａＡｓウエ
ハの裏面の一部およびレジスト部材の上面に形成される
が、段差部には金属がほとんど付着しない。その為、こ
のレジスト部材を除去すれば不要な金属が簡単に取り除
ける。そこで、レジスト部材を除去することにより金属
パターンを形成し、この金属パターンを用いて電解メッ
キ処理により金属パターンの表面にメッキ材を被覆する
（ステップ１０５）。
【００１２】図２（ａ）はレジスト膜を除去した後のＧ
ａＡｓウエハの裏面側に形成された金属パターンを示す
全体図、同図（ｂ）は同図（ａ）に示すＡ部を拡大して
示す図である。この金属パターンにメッキ材が被覆され
る。
ａＡｓウエハの裏面側に形成された金属パターンを示す
全体図、同図（ｂ）は同図（ａ）に示すＡ部を拡大して
示す図である。この金属パターンにメッキ材が被覆され
る。
【００１３】金属パターン６には多数の矩形状開口Ｇが
スクライブラインに沿って格子状に配置され、スクライ
ブラインが交差する領域（交差領域）には金属が残され
ている。この交差領域に形成された金属により導通部Ｂ
が構成される。スクライブライン上には可能な限り多く
の開口が形設されているが、この導通部Ｂにより、それ
ぞれのチップ領域上に被着された金属は互いに接続され
た状態が維持されている。電解メッキ処理では金属パタ
ーン６の表面にＡｕなどのメッキ材が２〜５０μｍの厚
さで形成される。
スクライブラインに沿って格子状に配置され、スクライ
ブラインが交差する領域（交差領域）には金属が残され
ている。この交差領域に形成された金属により導通部Ｂ
が構成される。スクライブライン上には可能な限り多く
の開口が形設されているが、この導通部Ｂにより、それ
ぞれのチップ領域上に被着された金属は互いに接続され
た状態が維持されている。電解メッキ処理では金属パタ
ーン６の表面にＡｕなどのメッキ材が２〜５０μｍの厚
さで形成される。
【００１４】最後に、メッキ処理がなされたＧａＡｓウ
エハは、ダイシング工程において表面からダイシングブ
レードにより分割される。
エハは、ダイシング工程において表面からダイシングブ
レードにより分割される。
【００１５】図３はＧａＡｓウエハを表面からスクライ
ブラインに沿ってダイシングしている状態を図２（ａ）
に示すＣ−Ｃ´線で切断した縦断面図で示すものである
。ダイシング工程では、表面に半導体素子が形成され、
裏面に金属パターン６およびメッキ材７が形成されたＧ
ａＡｓウエハ５に対し、ダイシングブレード４を用いて
ダイシングがなされる（ステップ１０６）。
ブラインに沿ってダイシングしている状態を図２（ａ）
に示すＣ−Ｃ´線で切断した縦断面図で示すものである
。ダイシング工程では、表面に半導体素子が形成され、
裏面に金属パターン６およびメッキ材７が形成されたＧ
ａＡｓウエハ５に対し、ダイシングブレード４を用いて
ダイシングがなされる（ステップ１０６）。
【００１６】このように、ＧａＡｓウエハ５はスクライ
ブラインに沿って表面から切断されるが、スクライブラ
イン上には多数の開口Ｇが配置され、導電部Ｂ以外に金
属は存在しないので、金属切断量は全体的に少なくなり
、切断負荷が軽減される。
ブラインに沿って表面から切断されるが、スクライブラ
イン上には多数の開口Ｇが配置され、導電部Ｂ以外に金
属は存在しないので、金属切断量は全体的に少なくなり
、切断負荷が軽減される。
【００１７】また、開口はスクライブラインに沿って鎖
線状に短い間隔で存在するので、鎖線状に切断負荷が軽
減され、ダイシングブレード４による切断が容易になる
。
線状に短い間隔で存在するので、鎖線状に切断負荷が軽
減され、ダイシングブレード４による切断が容易になる
。
【００１８】図４は本発明に使用できる導電パターンの
一例を示す。同図（ａ）はマスク部材を除去した後の半
導体基板８の裏面側に形成された導電パターン９を示す
全体図、同図（ｂ）は同図（ａ）に示すＤ部を拡大して
示す図である。この導電パターン９には、多数の十字状
開口Ｇがスクライブラインに沿って配列されている。そ
れぞれの十字状開口Ｇの前後左右には導通部Ｂが介在し
ており、各チップ領域上に形成された導電部材は互いに
導通されている。
一例を示す。同図（ａ）はマスク部材を除去した後の半
導体基板８の裏面側に形成された導電パターン９を示す
全体図、同図（ｂ）は同図（ａ）に示すＤ部を拡大して
示す図である。この導電パターン９には、多数の十字状
開口Ｇがスクライブラインに沿って配列されている。そ
れぞれの十字状開口Ｇの前後左右には導通部Ｂが介在し
ており、各チップ領域上に形成された導電部材は互いに
導通されている。
【００１９】なお、本発明は上記実施例に限定されるも
のではない。上記実施例ではウエハ表面に半導体素子を
形成してから裏面側スクライブライン上に開口を形成し
ているが、開口を形成した後で半導体素子を表面に形成
してもよい。
のではない。上記実施例ではウエハ表面に半導体素子を
形成してから裏面側スクライブライン上に開口を形成し
ているが、開口を形成した後で半導体素子を表面に形成
してもよい。
【００２０】また、裏面に形成される導電パターンは矩
形状開口を有するパターン（図２（ｂ）参照）に限定さ
れるものではなく、■ 開口がスクライブライン上に
配置され、■ 各チップ領域上に被着された導電部材
が互いに導通されているパターンであればよく、導電パ
ターンにおける開口の形状は十字状、Ｔ字状、Ｈ字状、
Ｌ字状、コ字状あるいはこれらが混在した組み合わせで
もよい。
形状開口を有するパターン（図２（ｂ）参照）に限定さ
れるものではなく、■ 開口がスクライブライン上に
配置され、■ 各チップ領域上に被着された導電部材
が互いに導通されているパターンであればよく、導電パ
ターンにおける開口の形状は十字状、Ｔ字状、Ｈ字状、
Ｌ字状、コ字状あるいはこれらが混在した組み合わせで
もよい。
【００２１】さらに、本実施例では導電パターンはレジ
スト部材の形成、金属膜の形成、レジスト部材の除去に
より形成しているが、選択的に金属材を半導体ウエハの
裏面に被着してもよい。この場合、工程が簡略化するの
で生産性が向上する。
スト部材の形成、金属膜の形成、レジスト部材の除去に
より形成しているが、選択的に金属材を半導体ウエハの
裏面に被着してもよい。この場合、工程が簡略化するの
で生産性が向上する。
【００２２】
【発明の効果】本発明は、各チップ領域上に形成された
導電部材間の導通性を保ちつつ、スクライブライン上に
多数の開口がダイシング前に形設されるので、ダイシン
グ工程およびメッキ処理に支障なく、半導体装置を製造
することができる。
導電部材間の導通性を保ちつつ、スクライブライン上に
多数の開口がダイシング前に形設されるので、ダイシン
グ工程およびメッキ処理に支障なく、半導体装置を製造
することができる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を示すフローチャートである。
を示すフローチャートである。
【図２】半導体ウエハのレジスト膜を除去した後のＧａ
Ａｓウエハの裏面側に形成された金属パターンを示す平
面図である。
Ａｓウエハの裏面側に形成された金属パターンを示す平
面図である。
【図３】本発明の一実施例に係る導電パターンが形成さ
れた後のダイシング状態を図２（ｂ）のＣ−Ｃ´線で切
断して示す縦断面図である。
れた後のダイシング状態を図２（ｂ）のＣ−Ｃ´線で切
断して示す縦断面図である。
【図４】本発明に使用できる導電パターンの一例を示す
平面図である。
平面図である。
【図５】従来の半導体装置の製造方法におけるダイシン
グ状態を示す縦断面図である。
グ状態を示す縦断面図である。
１…金属膜
２…半導体ウエハ
３…テープ
４…ダイシングブレード
５…ＧａＡｓウエハ
６…金属パターン
７…メッキ材
８…半導体基板
９…導電パターン
Ｂ…導通部
Ｇ…開口
Claims (2)
- 【請求項１】 メッキ処理が施される導電膜を裏面に
有する半導体ウエハをスクライブラインに沿ってチップ
領域毎に分割する半導体装置の製造方法において、前記
チップ領域を隔離しない複数の開口がスクライブライン
上に配設された導電パターンを半導体ウエハの裏面に形
成する工程と、前記導電パターンを介して給電すること
により前記半導体ウエハの裏面にメッキ処理を施す工程
と、前記メッキ処理が施された半導体ウエハを表面から
前記スクライブラインに沿って分割する工程とを含んで
構成される半導体装置の製造方法。 - 【請求項２】 前記導電パターンが、半導体ウエハの
裏面に形成されたスクライブライン上に前記チップ領域
を隔離しないように複数のマスク部材を配設する工程と
、前記半導体ウエハの裏面に導電材を被着し前記マスク
部材を除去する工程を含んで形成される請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10717991A JPH04335550A (ja) | 1991-05-13 | 1991-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10717991A JPH04335550A (ja) | 1991-05-13 | 1991-05-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335550A true JPH04335550A (ja) | 1992-11-24 |
Family
ID=14452475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10717991A Pending JPH04335550A (ja) | 1991-05-13 | 1991-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335550A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141135A (ja) * | 2006-12-05 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2013157343A (ja) * | 2012-01-26 | 2013-08-15 | Tokyo Seimitsu Co Ltd | ウェーハ処理方法及びシステム |
| KR20190029452A (ko) | 2017-09-11 | 2019-03-20 | 에이블릭 가부시키가이샤 | 반도체 장치의 제조 방법 |
| JP2020191371A (ja) * | 2019-05-21 | 2020-11-26 | 株式会社東芝 | 半導体装置の製造方法 |
-
1991
- 1991-05-13 JP JP10717991A patent/JPH04335550A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141135A (ja) * | 2006-12-05 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2013157343A (ja) * | 2012-01-26 | 2013-08-15 | Tokyo Seimitsu Co Ltd | ウェーハ処理方法及びシステム |
| KR20190029452A (ko) | 2017-09-11 | 2019-03-20 | 에이블릭 가부시키가이샤 | 반도체 장치의 제조 방법 |
| US10636707B2 (en) | 2017-09-11 | 2020-04-28 | Ablic Inc. | Method of manufacturing a semiconductor device |
| JP2020191371A (ja) * | 2019-05-21 | 2020-11-26 | 株式会社東芝 | 半導体装置の製造方法 |
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