JPS63281476A - 電界効果型化合物半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は高速動作が可能な電界効果型化合物半導体装置
に関するものである。・ （ロ）従来の技術 １−Ｖ族化合物の一種であるＧ、ａＡｓは電子移動度が
大きく、又半絶縁性基板が得られる事がら、高周波デバ
イスや高速デバイスへの応用が早くから期待され、従来
より広く研究開発が行われてきた。しかしながらトラン
ジスタを作成する場合、Ｑａ　ＡＳではＳｌのように良
好な酸化膜の作成が困難なため、一般には金属／半導体
接合（ショットキー接合）を活用した、いわゆるＭＥＳ
　　ＦＥＴ　（Ｍ　ｅｔａｌ　−３ｅｍｉｃｏｎｄｕｃ
ｔｏｒ　　Ｆ　１ｅｌｄ　　Ｅ　ｆｆｅｃｔＴ　ｒａｎ
ｓｊｓｔＯｒ’　）が提案され広く用いられる。

このようなＦＥＴにおいて、性能を表す指標としては一
般には遮断周波数（以下、単にＦ【と記すンが用いられ
る。このＦｔを改善するには、順方向アドミッタンスを
大きくし、かつ入力容量を低減することが必要となる。

特にＭＩＥＳ　　ＦＥＴの場合、入力容量を低減する最
も有効な手段としてはゲート長を短縮することであり、
通常数廁がらサブｆｉｒ／Ｉのゲート長を有するゲート
が作成されている。一方、順方向アドミッタンスを向上
するためには、ゲート長の短縮化に加えて、ソース抵抗
の低減化、キャリア分布の急峻化やモビリティの向上が
図られている。

また、近年、分子線エピタキシー（Ｍ　ｏｌｅｃｕｌａ
ｒ３ｅａｍ　　Ｅｐｉｔａｘｙ、以下ＭＢＥと称す）な
どを用い変調ドーピング技術により形成できる２次元電
子ガスを使ったＦＥＴ、すなわちＨ１ａｈＥｌｅｃｔｒ
ｏｎ　　Ｍｏｂｉｌｉｔｙ　　Ｔｒａｎｓｉｓｔｏｒ　
　（ＨＥＭＴ）なども提案されているが、これはチャネ
ルのイオン化不純物による散乱を低減して電子移動度を
高め、またソース抵抗を低減し、かつキャリア分布の急
峻化に対しても有効であることから、ＦｔにおいてＭＥ
Ｓ　　ＦＥＴを凌駕するものとして期待されている。

（ハ）発明が解決しようとする問題点 以上のように化合物半導体、特にＧａＡＳの優れた利点
を生かしてサブ磨ゲートのｎチャネルＧａ　Ａｓ　ＭＥ
Ｓ　　ＦＥＴやＨＥＭＴなどが製作、改良されている。

このような改良にもかかわらず、例えばゲート長を０．
４渚から０．１ｆｉＴＪに低減しても、電子がゲートを
通過する時間はゲート長に比例して短縮されるわけでは
なく、またソース抵抗も低減されない。この原因のひと
つとしてはソースから放出される電子が加速されて飽和
速度に到達するまでにある時間を要する為である。即ち
、電子がソースから放出された瞬間には電子の初速度は
ゼロであり、チャネル方向の電界により徐々に加速され
、飽和速度に達するまで時間が必要となる。

このことはたとえ３次元あるいは２次元の特性を持つ電
子であろうと基本的にかわりはない。従来、ＦＥＴ構造
因子の縮小化に主な注意が払われＦ【を高める努力が払
われてきたが、上記の点については余り考慮されていな
かったのが実情である。

３一 本発明はこの点を鑑み従来の考え方を打破し、より高速
動作が可能な電界効果型化合物半導体装置を提供するも
のである。

（ニ）問題点を解決するための手段及び作用本発明では
半導体ウェーハー主表面と平行に形成されたチャネルに
対して特定の角度を有する結晶面を形成して、該結晶面
と主表面を含めてつニーバー電子親和力とエネルギーギ
ャップが異なる材料のバリア一層とドープ層をエピタキ
シャル形成する。この時、二つの結晶面で出来る該角度
を制御することにより該結晶面上のバリア一層厚は主表
面上のそれに対して薄くなるようにする事が可能である
。バリア一層の伝導帯はチャネルのそれに対し高くなる
ような材料とし、その層厚は電子の熱イオン放射が十分
起こる程十分薄く制御される。

つづいて適当なりソグラフィ法をもちい該結晶面と主表
面とで出来る稜が、ゲートのソース端近傍にアライメン
トされるように、かつ該ドープ層或いは該バリア層の主
表面上にサブμゲートを形成する。一方ソースは該結晶
面上のドープ層に、ドレインは主表面上のドープ層にそ
れぞれ形成する。

すなわち、本発明は、ゲート下を走行する電子の速度を
高めるために、ソース側に形成された薄いバリア一層と
チャネルにエネルギー差を形成し、かつ電子のチャネル
方向のモーメンタイムが保存されるようバリア一層とチ
ャネルとに特定の角度を形成することにより、ソース層
から高エネルギーを有する電子がゲート下のチャネル層
へ放出可能になり、その結果、より高速動作が可能とな
る。

（ホ）実施例 以下本発明の実施例を図面にもとづいて説明する。なお
、本発明はこれによって限定されるものではない。

第１図において、本構造は、ＡｌＧａＡｓ／Ｑａ　ＡＳ
系変調ドープＦＥＴ　（ＭＯＤ　　ＦＥＴ）に適用した
ものであり、まず、第１図（ωに示すように、ＭＯＤ　
　ＦＥＴの製作に用いた基板は、＜　００１＞方位半絶
縁性Ｑａ　ＡＳ基板１で、該基板の主表面２上にホトリ
ソグラフィ法、或いは電子ビームリソグラフィ法を用い
て所望の領域にエツチングマスク３を形成する。

次に、基板１をエツチングしてリッジ４を形成する［第
１図＋ｂ＋参照］。この際のエツチング聞は０．５）ａ
としたが基本的には後述するバリア層の膜厚以上が必要
となる。そして、エツチングマスクとしては、たとえば
、Ａ　Ｚ　−１３５０（ホトレジスト）を用いた。他に
別種のホトレジストやＳ！０２などをもちいることも可
能である。エツチングにはドライエツチング法の中のＡ
ｒイオンミイリング法を用いたが、リアクティブイオン
エツチング法やウェットエツチング法でも可能である。

エツチングにより形成されるリッジ斜面（結晶面）５と
主表面２との為す角度αはエツチングマスク３の材質や
処理条件によりＡｒイオンミイリングに対する横方向の
エッチレートをかえて制御可能である。本実施例では、
角度αを７０’とした。

そして、上記リッジ４を形成しさらに該主表面２および
斜面５を含む基板の一部の領域６を洗浄した後、第１図
＜Ｃ＞に示すように該基板１の表面上にＭＢＥ法により
、アンドープＱａ　ＡＳバッファ一層７（膜厚０．５癖
、ｐ型キャリア濃度、１０／ｊ０１　’程度）、アンド
ープＡＩ　Ｇａ　Ａｓバリア層８（膜厚０，０３　渚、
Ａ１組成比：０．３、ｎ型キャリア濃度１０　　ａｍ−
３程度）およびＳ１ド一プＡＩＱａＡＳ層９（膜厚０，
０５　ｐｖｒ、　Ａ　Ｉ組成比；　　Ｏ，Ｏａ、＋９ ｎ型キャリア濃度２Ｘ１０　　ａｎ−’程度）を順次エ
ピタキシャル成長する。

このエピタキシャル成長時、基板温度を６００℃に、Ｇ
ａ　Ａｓ　、　ＡＩｏ、ｑ　Ｇａｏ、−１Ａｓ及びＡ　
ｔｏ、ｃ９　Ｇ　ａｏ、？ヨＡ　Ｓの成長速度をそれぞ
れ１．０゜１．３及び１．０８虐／Ｈとした。ｎ型ドー
パントはＳｉである。この時リッジ４の斜面５上にはＧ
ａＡＳバッファ層７　、　Ａ　Ｌ、３Ｇ　ａｐ、７　Ａ
　Ｓバリア一層８　、　Ａ　ｔｏ４　Ｇ　ａｔ、牲Ａ　
Ｓドープ層９が順次そレソレ０．２５　、　０．０３及
び０．０５漕成長される。斜面５上でのバッファ層の膜
厚が主表面２上での膜厚に比べて薄い理由はＭＢＥの噴
出セルから放出されるＧａやＡＩの分子線が方向性を有
し、かつ表面拡散が小さい為であり、この原理により主
表面２上および斜面５上とで異なる膜厚を同時に成長で
きる。本実施例のように角度が７００のとき、斜面５上
での各エピタキシャル層７，８および９は主表面２上の
ものより約２分の１の厚さに形成される。

このように準備されてウェーハー１０の表面に、さらに
、プラズマＣＶＤ法を用いてＳｉＮｘ膜１１を膜厚０．
３７Ｊ形成する。形成温度は２００℃、シランとアンモ
ニア流量比は２：　５とし、圧力は１ｍＴｏｒｒでおこ
なった。

つづいて第１図（ｄ）に示すように、Ｓｉ　ＮＸ膜１１
上にホトレジスト１２、たとえばＡ　Ｚ　−１４００を
スピン塗布し、更に所望領域３０を露光現像したのち、
Ａｒイオンミリング法により上記エピタキシャル層７．
８．９を除去して絶縁分離を行う。

該レジスト１２を除去する。

その後第１図（ｅ）に示すように、ＳｉＮｘ膜表面３１
にさらに電子ビーム用ホトレジスト１３たとえばＰＭＭ
Ａを塗布し所定のベータを行う。リツジ４によるコント
ラストのために電子ビーム露光時、Ｓｉ　Ｎｘ膜１１に
おけるリッジの稜３２は識別可能であるので、ゲート形
成を目的として、ＳｉＮｘ膜１１の基板主表面２に対応
する主表面３１ａに稜３２に平行にかつ稜３２より図示
六方向に０．１５膚離れた０、２Ｊ？幅の二点鎖線で示
すスペースパターンを描画する。単位ゲート幅は４５漕
、ゲート幅は１８０店とした。この時電子ビームの電流
ｍは１Ｏ−９Ａである。続いて電子ビームレジスト１３
を現像して０．２）ａのスペース部１４を形成したのち
、ＣＨ４ガスを用いたプラズマエツチング法により該ス
ペース部１４直下のＳｉＮ膜１１ａを除去してｎ型ＡＩ
　Ｇａ　Ａｓ　９を露出せしめる。

次に、電子ビーム蒸着法により、Ａ１膜１５を膜厚０．
４虐で形成した〔第１図（ｆ）参照〕のち、有機溶剤に
より該電子ビームレジスト１３を除去することによりス
ペース部１４にＡ１ゲート１６を形成する〔第１図（（
１）参照〕。２７はバッファ層７およびバリア層８の界
面に形成されたチャネルで、リッジ４の主表面２に平行
である。

続いて、ホトレジスト１７、例えばＡ　Ｚ　−１３５０
をウェハー主表面に塗布し、ホトリソグラフィ法により
Ａ１ゲート１６の両側にスペースパターン１８．１９を
形成する［第１図＋ｈ＞参照］。この時一方のスペース
エッヂ２０は該稜３２に来るようにアライメントする。

続いて第１図（ｉ）に示すように、プラズマエツチング
法によりＳｉＮｘ膜１１をパターン除去してｎ型ＡｌＧ
ａＡｓ層９を露出する。続いて第１図＋ｊ＋に示すよう
に、抵抗加熱法によりＡＵ　−Ｇｅ　／Ｎｉ／Ａｕ２１
をそれぞれ０．２／　０．１／　０．３ｐｍツつ蒸着し
、更に有機溶剤によりホトレジスト１７を除去してＡＩ
　Ｇａ　Ａｓドープ層９上のＡｕ　−Ｇｅ　／Ｎ　ｉ　
／ＡＵを残し、これらを４００℃で１分間アロイしてソ
ース２２／ドレイン２３とする。

その後、第１図＋に＋に示すように、Ａ１ゲート電力供
給部、ソース２２及びドレイン２３の一部の上にＴｉ　
／Ａｕ　２５をそれぞれ０．１／　０．８ｐｍ　ツツ蒸
着して厚い配線を施す。このようにして試作されたＭＥ
Ｓ　　ＦＥＴのドレイン２３に正のバイアスを印加した
場合、ソース２２から放出された電子は’／−ス２２下
のＡＩ　Ｇａ　Ａｓ　８／Ｇａ　Ａｓバッファ層７間の
バンド不連続で決まるエネルギー差を持つので初速度が
大きく、かつ該バリア層８と該バッファ層７の界面に出
来るチャネル２７の方向にだいしモーメンタイムが保存
されるので、速くゲート１６に到達しかつ速やかにゲー
ト１６下を通過する。この結果ＦＥＴのソース抵抗は０
．２０ｍｍと従来のＧａ　Ａｓ　ＦＥＴの半分に低減さ
れ、かつトランスコンダクタンス（ａｍ）は増加する。

本実施例では室温で５００１１１８　／　ｍｍのｇｍが
得られた。

以上のように、ＦＥＴのソース２２下にドープ層９を介
してバリア層８を形成することにより、遮断周波数を高
めることができる。

なお、本実施例ではバリア層の斜面部とチャネルとのな
す角度を１０″としたが、更にこの角度を大きくしてチ
ャネルに対し平行なモーメンタイムが保存されるようこ
の角度を太きくり、９０’になるときが最もソース抵抗
を低減できる事は言うまでもない。

また、本発明は、Ｇａ　Ａｔ　Ａｓ　／Ｇａ　Ａｓ系へ
テロ構造のみならず、他のへテロ構造、例えばＩｎ　Ｇ
ａ　Ａｓ　／Ｉｎ　Ｐ、Ｉｎ　Ｇａ　Ａｓ　／ＡＩ　　
ＩｎＡｓ　、Ｉｎ　Ｇａ　Ｐ／Ｇａ　Ａｓなどを用いた
ＦＥＴに対しても有効となるものである。

（へ）発明の効果 以上のように本発明によれば、ゲートのソース端では該
バリア層が薄いために該結晶面上のドープ層から電子ゲ
ート側に熱イオン放射過程により放出される際、ソース
下のバッファ層間のバンドの不連続によりそのエネルギ
ー差に相当した初速度をもたせしめ、かつバッファ層と
バリア層の界面中央部に形成される電子のチャネルにお
いて、このチャネル方向のモーメンタイムを保存する事
が出来るので、ゲートを通過する時間を短縮出来、高い
遮断周波数が実現可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す電界効果型トランジス
タの製造工程説明図である。 １・・・・・・Ｇａ　ＡＳ基板、 ２・・・・・・主表面、　　　　４・・・・・・リッジ
５・・・・・・エツチングによる結晶面（リッジの側面
）７・・・・・・Ｑａ　Ａｓバッファ層、８・・・・・
・ＡＩＧａＡＳバリア層、９・・・・・・ＡｌＧａＡｓ
ドープ層、１０・・・・・・エピタキシャル層（半導体
ウェーハー）、１６・・・・・・Ａ１ゲート、２２・・
・・・・ソース、２３・・・・・・ドレイン、　　２５
・・・・・・Ｔｉ／ＡＵ配線、２７・・・・・・チャネ
ル α・・・・・・エツチングによる結晶面と主表面とのな
す角度。 ｒ′ｖ、、Ｉ７−丁ａ

Claims (1)

【特許請求の範囲】
1. １、中央にリッジを有する半絶縁性化合物半導体基板と
   、この基板上に高抵抗を有する該基板と同一材料のバッ
   ファ層、このバッファ層と異なる電子親和力およびエネ
   ルギーギャップを有する半導体混晶のバリア層およびこ
   のバリア層と同一材料の導電型のドープ層とを順次積層
   されて形成されたリッジ状の半導体ウェーハーと、この
   半導体ウェーハーの上記リッジの側面に対応する段差面
   を含む上記ドープ層表面領域上に形成されたソース電極
   と、上記半導体ウェーハーの上記リッジの主表面に対応
   する上記ドープ層表面領域に形成されたゲートおよびド
   レイン電極とを備え、上記バリア層の少なくとも上記ゲ
   ート電極のソース電極端側における段差部分の厚さが他
   の部分のそれより電子が通過可能なように薄く形成され
   、かつ上記バッファ層とバリア層の上記リッジの主表面
   に対応する界面領域にチャネルが上記リッジの主表面と
   は平行に形成された電界効果型化合物半導体装置。