JPS63280363A - 処理速度設定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数のバスマスタ（制御装置）が存在する電子
計算機システムにおける処理速度設定方式に関するもの
である。

（従来の技術） 第３図は従来の複数のバスマスタが存在する電子計算機
システムのブロック図であり、第４図はバス使用権確立
に関するタイミングチャートである。

第３図に示すように、電子計算機システムの構成要素は
共通のバス９を介して接続されている。

バスマスタとしてのメインプロセッサ４は、メモリ５内
に格納されているプログラムを実行する。

たとえば、キーボード制御部７ａによるキーボード７ｂ
からのデータ入力１衷示制御部６ａによるＣＲＴ６ｂへ
のデータ表示、及び通信制御部８によって他の電子計算
機等と通信を行う。また、もう１つのバスマスタである
サブプロセッサ１は、メインプロセッサ４によって起動
され、バスリクエスト信号Ａを出力し、信号遅延回路２
によって、第４図に示す一定時間Ｔｏだけ遅らせた信号
Ｂをバスコントローラにあたえる。バスコントローラ゛
３は、メインプロセッサ４に停止要求信号Ｃを出力する
。そこで、メインプロセッサ４が処理を停止すると、停
止信号りによってサブプロセッサ１にバス使用許可信号
Ｅを出力する。サブプロセッサ１は、第４図に示すバス
アクセス期間Ｔａの範囲内で、バスアクセスを行った後
、バスリクエスト信号の出力をやめ、バスの使用権を放
棄する。

そこでメインプロセッサは停止していた処理を続行する
。これら一連の処理を繰り返すことにより、メインプロ
セッサ４とサブプロセッサ１の処理が終了する。

（発明が解決しようとする問題点） しかしながら、前記構成の電子計算システムの処理速度
設定方式では次のような問題点がある。

通信やブロック転送等のバス使用率の高い処理を同時に
行う場合に、メインプロセッサ４が通信制御、サブプロ
セッサ１が、ブロック転送を行うとすると、サブプロセ
ッサ１が動作していることによってメインプロセッサ４
の処理速度が低下し、通信制御が間に合わなくなる。そ
こでサブプロセッサ１の処理速度を落とすことによって
、通信が正常に行えるようにしている。一方、メインプ
ロセッサ４は、サブプロセッサ１の処理終了を待つだけ
で、他の処理はしない等、メインプロセッサ４の処理速
度が低下しても良い場合には、サブプロセッサ１の処理
速度を最大にする必要がある。

つまり、同一の電子計算機システムでメインプロセッサ
とサブプロセッサの最適処理速度比率が処理するプログ
ラムによってまちまちであるにもかかわらず、従来の方
式では、処理速度比率が一定のため、最適処理速度比率
に設定出来ないという問題点があった。

本発明は以上述べた問題点を解決し、メインプロセッサ
とサブプロセッサの処理速度比率を最適に設定出来る処
理速度設定方式を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、共通のバスと、
該バスに接続される複数の入出力装置と、該入出力装置
を前記バスを介して分担して制御する複数の制御装置と
、前記バスの切り替えを制御するバス制御手段とを備え
、前記制御装置のうち、主となる第１の制御装置が残り
の従となる第２の制御装置に対し、前記バス制御手段を
介してバスの使用の許諾を与える電子計算機システムに
おける処理速度設定方式において、第２の制御装置が前
記バスの使用の許諾を要求する信号を遅延する遅延手段
と、第１の制御装置が処理内容に応じて前記遅延手段の
遅延量を設定することにより、第１の制御装置及び第２
の制御装置のバスの使用比率を変化させて処理速度比率
を設定する設定手段とを具備するものである。

（作用） 本発明によれば以上のように処理速度設定方式を構成し
たので、技術的手段は次のように作用する。ここで、第
１の制御装置（例えば、メインプロセッサ）及び第２の
制御装置（例えば、サブプロセッサ）が共に一台である
とする。第一の制御装置が、例えば第２の制御装置を起
動する前に処理内容（プログラム）に応じて設定手段（
例えば後述する遅延時間設定回路）により遅延手段（例
えば後述する信号遅延回路）の遅延量を設定する。

遅延手段は、例えば第２の制御装置が起動されてバスの
使用の許諾を要求する信号を設定された遅延量に応じて
遅延し、その信号をバス制御手段（例えばバスコントロ
ーラ）を介して第１の制御装置へ送る。第１の制御装置
は、ある入出力装置（例えば通信装置）による実行中の
処理が終了すると、バス制御手段を介してバスの使用の
許諾を第２の制御装置にあたえる。この結果バスの使用
権を得た第２の制御装置は別の入出力装置（例えば表示
装置）による処理を実行した後、その旨をバス制御手段
を介して第１の制御装置に通知することにより、バスの
使用権を放棄する。従って。

第１の制御手段が処理内容に応じて第１の制御装置及び
第２の制御装置のバス使用比率を変化させて処理速度比
率を最適に設定することができるので、前記従来技術の
問題点を解決できるのである。

（実施例） 第一図は本発明の一実施例を示すシステム構成図である
。同図において、本実施例の電子計算機システムの構成
要素は共通のバス２０を介して接続される。メインプロ
セッサ１４は、メモリ１６上のプログラムを実行し、表
示制御部１７ａを使用してＣＲＴ　１７ｂに文字、図形
等を表示し、キーボード制御部１８ａによって、キーボ
ード１８ｂからキー人力データを入力したり、通信制御
部１９ａによって他の電子計算機と通信を行う、またサ
ブプロセッサ１１はメインプロセッサ１４に起動されて
、バスリクエスト信号Ｆを出力し、バス使用許可信号Ｊ
が来るとバスアクセスを行い、目的とする処理を実行す
る。信号遅延回路１２は、あらかじめメインプロセッサ
１４によって遅延時間設定回路１５に設定された値によ
ってバスリクエスト信号Ｆを遅延した信号Ｇを出力する
。バスコントローラ１３、信号遅延回路１２によって遅
延されたバスリクエスト信号Ｇを受は取ると、メインプ
ロセッサ１４に対して停止要求信号Ｈを出し、メインプ
ロセッサ１４が停止して、停止信号Ｉを出力すると、サ
ブプロセッサ１１に対してバス使用許可信号Ｊを出力す
る。

第２図は本実施例のバス使用確立に関するタイミングチ
ャートである。第２図を参照して本実施例の動作を説明
する。同図において、実線は遅延時間Ｔｏが＃ｌ　ＯＩ
Ｉの場合、破線は遅延時間Ｔｏが′ｔ′″の場合を示す
。

メインプロセッサ１４がメモリ１６上のプログラムを実
行し必要に応じて、サブプロセッサ１１を起動する。こ
の場合、メインプロセッサ１４とサブプロセッサ１１の
処理速度比率は実行するプログラムの内容によって最適
値がことなる。例えば、メインプロセッサ１４によって
通信制御部１９を制御して他の電子計算機と通信を行っ
ている場合のように、メインプロセッサ１４の処理を優
先させる必要がある場合は、サブプロセッサ１１を起動
させる前に遅延時間設定回路１５の設定値、即ち遅延時
間Ｔｏを“最大″に設定する。逆に、サブプロセッサ１
１によってメモリ１６上のデータを表示制御部１７ａに
転送してＣＲＴ　１７ｂに表示し、メインプロセッサ１
４はキーボード１８ｂからのデータ入力を待つだけとい
うようなサブプロセッサ１１の処理を最高速度で実行さ
せる必要がある場合には、サブプロセッサ１１を起動さ
せる前に遅延時間設定回路１５の設定値をＩＩ　ＯＩＩ
にして実行する。

ここで、メインプロセッサ１４が遅延時間設定回路１５
に対し、遅延時間をＴｏ＝ｔに設定したとする。

信号遅延回路１２サブプロセツサ１１より出力されたバ
スリクエスト信号Ｆを遅延時間設定回路１５に設定され
た値によって４１　ｔｊ＃たけ遅延した信号Ｇをバスコ
ントローラ１３に入力する（Ｔ工）。バスコントローラ
１３はメインプロセッサ１４に対して。

停止要求信号Ｈを出力し、メインプロセッサ１４は実行
中の命令が終了すると、停止信号■を出力し、バスコン
トローラ１３はバス使用許可信号Ｊをサブプロセッサ１
１に出力する（Ｔ２）。サブプロセッサ１１はバス使用
許可信号Ｊを受けると、バス２０を使用して処理を実行
し、終了するとバスリクエスト信号Ｆの出力を停止する
（Ｔ３）。これにより、信号遅延回路１２は遅延された
バスリクエスト信号Ｇの出力を即座に停止し、バスコン
トローラ１３も停止要求信号Ｈの出力を即座に停止する
。停止要求信号■（がなくなったことにより、メインプ
ロセッサ１４は停止信号工の出力を停止し、バスコント
ローラ１３はバス使用許可信号Ｊの出力をやめて１サイ
クルが終了する。

このように、複数のバスマスタが存在する電子計算機シ
ステムにおいて、メインプロセッサとサブプロセッサの
処理速度比率を設定できるようにしたので、電子計算機
システムのプログラム処理効率を上げることができる。

従って、本実施例によればプログラム処理効率の優れた
電子計算機システムを提供することができる。

以上の実施例では複数のバスマスタ（制御装置）として
、メインプロセッサとサブプロセッサの各１台で説明し
たが、サブプロセッサを複数台とし、それぞれに信号遅
延回路及び遅延時間設定回路を設けて３台以上のバスマ
スタの処理速度比率を設定することができるようにして
もよい。

またメインプロセッサとサブプロセッサが各１台の場合
には、遅延する信号を停止要求信号Ｈにしてもよいこと
は明らかである。

更に、バスマスタとしてメインプロセッサとサブプロセ
ッサで説明したが、プロセッサとＤＭＡ（ダイレクトメ
モリアクセス）コントローラであってもよい。

（発明の効果） 以上詳細に説明したように本発明によれば、処理内容に
応じて、複数の制御装置のバスの使用比率を変化させて
最適な処理速度比率を設定できるので、電子計算機シス
テムの処理効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すシステム構成図、第２
図は本実施例のバス使用権確立に関するタイムチ層・−
８，５３図は従来の電子計算機システムの構成図、第４
図は従来のバス使用権確立に関するタイムチャートであ
る。 １１・・・サブプロセッサ、　　１２・・・信号遅延回
路、１３・・・バスコントローラ、　１４・・・メイン
プロセッサ、１５・・・遅延時間設定回路、　１６・・
・メモリ、１７ａ・・・表示制御部、　　　　１７ｂ・
・・ＣＲＴ、１８ａ・・・キーボード制御部、１８ｂ・
・・キーボード、１９・・・通信制御部、　　　　２０
・・・バス。

Claims (1)

1. 【特許請求の範囲】 共通のバスと、該バスに接続される複数の入出力装置と
   、該入出力装置を前記バスを介して分担して制御する複
   数の制御装置と、前記バスの切り替えを制御するバス制
   御手段とを備え、前記制御装置のうち、主となる第１の
   制御装置が残りの従となる第２の制御装置に対し、前記
   バス制御手段を介してバスの使用の許諾を与える電子計
   算機システムにおける処理速度設定方式において、第２
   の制御装置が前記バスの使用の許諾を要求する信号を遅
   延する遅延手段と、 第１の制御装置が処理内容に応じて前記遅延手段の遅延
   量を設定するこにより、第１の制御装置及び第２の制御
   装置のバスの使用比率を変化させて処理速度比率を設定
   する設定手段とを具備する処理速度設定方式。