JPS63269697A - 同期標本化回路 - Google Patents
同期標本化回路Info
- Publication number
- JPS63269697A JPS63269697A JP62103141A JP10314187A JPS63269697A JP S63269697 A JPS63269697 A JP S63269697A JP 62103141 A JP62103141 A JP 62103141A JP 10314187 A JP10314187 A JP 10314187A JP S63269697 A JPS63269697 A JP S63269697A
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- Japan
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- Pending
Links
- 238000005070 sampling Methods 0.000 title claims abstract description 31
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 13
- 238000012952 Resampling Methods 0.000 claims abstract 2
- 238000001514 detection method Methods 0.000 claims description 11
- 238000000926 separation method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期標本化回路に関し、アナログカラーテレビ
信号をディジタル信号に変換する装置に用いられる同期
標本化回路に関する。
信号をディジタル信号に変換する装置に用いられる同期
標本化回路に関する。
Ａ／Ｄ変換器を用いてアナログカラーテレビ信号をディ
ジタル信号に変換する従来の変換装置は、サンプリング
クロックｆ、と水平同期信号ｆＨとが非同期の関係にあ
る場合、同期分離回路で分離した水平同期信号ｆＨＡと
、サンプリングクロックｆ、をＮ分周したディジタルの
水平同期信号ｆｌｌ１１との位相を同期させるために、
電圧制御水晶発振器を用いて同期標本化を行っていた。
ジタル信号に変換する従来の変換装置は、サンプリング
クロックｆ、と水平同期信号ｆＨとが非同期の関係にあ
る場合、同期分離回路で分離した水平同期信号ｆＨＡと
、サンプリングクロックｆ、をＮ分周したディジタルの
水平同期信号ｆｌｌ１１との位相を同期させるために、
電圧制御水晶発振器を用いて同期標本化を行っていた。
従来のアナログカラーテレビ信号をディジタル信号に変
換する装置は、サンプリングクロックと水平同期信号が
非同期である場合、前記のようにアナログカラーテレビ
信号から取り出した水平同期信号に同期させてサンプリ
ングクロックを発生させるため、サンプリングクロック
がアナログカラーテレビ信号に依存し、その変動が大き
くなるという問題を有していた。
換する装置は、サンプリングクロックと水平同期信号が
非同期である場合、前記のようにアナログカラーテレビ
信号から取り出した水平同期信号に同期させてサンプリ
ングクロックを発生させるため、サンプリングクロック
がアナログカラーテレビ信号に依存し、その変動が大き
くなるという問題を有していた。
本発明の目的は、このような問題点を解決した同期標本
化回路を提供することにある。
化回路を提供することにある。
本発明に係る同期標本化回路は、アナログカラーテレビ
信号をディジタル信号に変換するＡ／Ｄ変換器と、更に
、前記アナログカラーテレビ信号よりアナログの水平同
期信号を分離する同期分離回路と、前記アナログカラー
テレビ信号のカラーバーストに位相同期した前記Ａ／Ｄ
変換器に与えられるサンプリングクロックを発生するバ
ースドロ、ツク発振器と、前記アナログの水平同期信号
と前記サンプリングクロックを分周して得たディジタル
の水平同期信号とのずれを検出するずれ検出回路と、前
記ずれに応じて前記ディジタル信号を再標本化するリサ
ンプラ回路とから構成される。
信号をディジタル信号に変換するＡ／Ｄ変換器と、更に
、前記アナログカラーテレビ信号よりアナログの水平同
期信号を分離する同期分離回路と、前記アナログカラー
テレビ信号のカラーバーストに位相同期した前記Ａ／Ｄ
変換器に与えられるサンプリングクロックを発生するバ
ースドロ、ツク発振器と、前記アナログの水平同期信号
と前記サンプリングクロックを分周して得たディジタル
の水平同期信号とのずれを検出するずれ検出回路と、前
記ずれに応じて前記ディジタル信号を再標本化するリサ
ンプラ回路とから構成される。
本発明に係る同期標本化回路では、アナログの水平同期
信号とディジタルの水平同期信号をアナログカラーテレ
ビ信号に基づいて取り出し、これらの水平同期信号の時
間的ずれを検出し、リサンプラ回路においてこのずれに
応じて変換されたディジタル信号のサンプル値の重みづ
けが行われる。
信号とディジタルの水平同期信号をアナログカラーテレ
ビ信号に基づいて取り出し、これらの水平同期信号の時
間的ずれを検出し、リサンプラ回路においてこのずれに
応じて変換されたディジタル信号のサンプル値の重みづ
けが行われる。
以下に本発明の実施例を図面に基づいて説明する。
第１図は本発明に係る同期標本化回路をブロック図で示
したものである。第１図において、１はアナログカラー
テレビ信号が入力される入力端であり、入力端１に入る
アナログカラーテレビ信号は更にクランプ回路２に入力
される。３はＡ／Ｄ変換器である。アナログカラーテレ
ビ信号はクランプ回路２で直流レベルをバイアスされて
クランプされ、その後Ａ／Ｄ変換器３によってディジタ
ル信号に変換される。Ａ／Ｄ変換器３の出力信号は次段
のリサンプラ回路４に供給される。
したものである。第１図において、１はアナログカラー
テレビ信号が入力される入力端であり、入力端１に入る
アナログカラーテレビ信号は更にクランプ回路２に入力
される。３はＡ／Ｄ変換器である。アナログカラーテレ
ビ信号はクランプ回路２で直流レベルをバイアスされて
クランプされ、その後Ａ／Ｄ変換器３によってディジタ
ル信号に変換される。Ａ／Ｄ変換器３の出力信号は次段
のリサンプラ回路４に供給される。
一方、５は同期分離回路、６はバーストロック発振器６
であり、それぞれの回路にはクランプ回路２から取り出
されたアナログカラーテレビ信号が入力される。同期分
離回路５はクランプ回路２から与えられるアナログカラ
ーテレビ信号よりアナログの水平同期信号ｆＨＡを分離
し、これを出力する。同期分離回路５から出力された水
平同期信号ｆＨＡはクランプ回路２とずれ検出回路８に
与えられる。またバーストロック発振器６は、クランプ
回路２から供給されたアナログカラーテレビ信号からカ
ラーバーストに位相同期されたサンプリングクロックｆ
、を発生させる。７はＮ分周回路である。バーストロッ
ク発振器６の出力するサンプリングクロックｆ、は、こ
のＮ分周回路７と前記Ａ／Ｄ変換器３、更にはリサンプ
ラ回路４、ずれ検出回路８に与えられる。Ｎ分周回路７
はサンプリングクロックｆ、をＮ分周し、これによって
ディジタルの水平同期信号ｆＨＤを発生する。この水平
同期信号ｆＨＤは前記ずれ検出回路８に与えられる。
であり、それぞれの回路にはクランプ回路２から取り出
されたアナログカラーテレビ信号が入力される。同期分
離回路５はクランプ回路２から与えられるアナログカラ
ーテレビ信号よりアナログの水平同期信号ｆＨＡを分離
し、これを出力する。同期分離回路５から出力された水
平同期信号ｆＨＡはクランプ回路２とずれ検出回路８に
与えられる。またバーストロック発振器６は、クランプ
回路２から供給されたアナログカラーテレビ信号からカ
ラーバーストに位相同期されたサンプリングクロックｆ
、を発生させる。７はＮ分周回路である。バーストロッ
ク発振器６の出力するサンプリングクロックｆ、は、こ
のＮ分周回路７と前記Ａ／Ｄ変換器３、更にはリサンプ
ラ回路４、ずれ検出回路８に与えられる。Ｎ分周回路７
はサンプリングクロックｆ、をＮ分周し、これによって
ディジタルの水平同期信号ｆＨＤを発生する。この水平
同期信号ｆＨＤは前記ずれ検出回路８に与えられる。
ずれ検出回路８は、アナログの水平同期信号ｆ０とディ
ジタルの水平同期信号ｆＨＤとの時間的なずれを検出す
る。ずれ検出回路８によって検出された時間的ずれはリ
サンプラ回路４に与えられ、リサンプラ回路４ではこの
時間的ずれに基づいて後述するようにＡ／Ｄ変換器３で
変換されたディジタル信号を重みづけ換算する。
ジタルの水平同期信号ｆＨＤとの時間的なずれを検出す
る。ずれ検出回路８によって検出された時間的ずれはリ
サンプラ回路４に与えられ、リサンプラ回路４ではこの
時間的ずれに基づいて後述するようにＡ／Ｄ変換器３で
変換されたディジタル信号を重みづけ換算する。
第２図はタイミングチャートで、このタイミングチャー
トでは、入力された水平同期信号Ａ、アナログの水平同
期信号ｆ ＨＡ％ディジタルの水平同期信号ｆＨＤ、リ
サンプラ回路４の出力信号との関係が示されている。図
中ディジタルの水平同期信号ｆＮＤは複数のサンプル点
における各値として示されている。図より明らかなよう
にこの場合にはｆＨＡとｆｌ（＋１との間には時間的な
ずれが生じている。
トでは、入力された水平同期信号Ａ、アナログの水平同
期信号ｆ ＨＡ％ディジタルの水平同期信号ｆＨＤ、リ
サンプラ回路４の出力信号との関係が示されている。図
中ディジタルの水平同期信号ｆＮＤは複数のサンプル点
における各値として示されている。図より明らかなよう
にこの場合にはｆＨＡとｆｌ（＋１との間には時間的な
ずれが生じている。
第３図はずれ検出回路８とリサンプラ回路４の具体的回
路構成を示す。ずれ検出回路８はアナログの水平同期信
号ｆＨＡとディジタルの水平同期信号ｆＨＤとをそれぞ
れ入力端子１２．１３から入力し、これらの信号を位相
比較器２０に入力せしめる。位相比較器２０の出力はカ
ウンタ２１のクリア端子に与えられる。一方、カウンタ
２１のクロック端子にはディジタルの水平同期信号ｆＨ
１１が入力されている。
路構成を示す。ずれ検出回路８はアナログの水平同期信
号ｆＨＡとディジタルの水平同期信号ｆＨＤとをそれぞ
れ入力端子１２．１３から入力し、これらの信号を位相
比較器２０に入力せしめる。位相比較器２０の出力はカ
ウンタ２１のクリア端子に与えられる。一方、カウンタ
２１のクロック端子にはディジタルの水平同期信号ｆＨ
１１が入力されている。
この構成によって、信号ｆＨＡとｆｌｌＤの位相を位相
比較器２０によって比較し、両信号の位相が一致した時
カウンタ２１をクリアするので、力うンタ２１は信号ｆ
ＩＩＡとｆａｌ＋の位相が一致するまでのｆ）ＩＤの数
をカウンタ２１で計数することになる。
比較器２０によって比較し、両信号の位相が一致した時
カウンタ２１をクリアするので、力うンタ２１は信号ｆ
ＩＩＡとｆａｌ＋の位相が一致するまでのｆ）ＩＤの数
をカウンタ２１で計数することになる。
カウンタ２１の出力であるディジタルの水平同期信号ｆ
ＨＤの計数値はリサンプラ回路４の重み係数発生回路２
２に入力される。重み係数発生回路２２はこの計数値に
基づいて図示される如く所定の重み係数におよび１−Ｋ
（０≦に≦１）を発生させる。
ＨＤの計数値はリサンプラ回路４の重み係数発生回路２
２に入力される。重み係数発生回路２２はこの計数値に
基づいて図示される如く所定の重み係数におよび１−Ｋ
（０≦に≦１）を発生させる。
リサンプラ回路４は、その他に直列に接続された２個の
レジスタ１５．１６と掛算器１７．１８と加算器１９と
を含んでいる。リサンプラ回路４の入力端１１に入力さ
れたＡ／Ｄ変換器３からの出力信号はレジスタ１５に入
力され、その出力Ｘ２は次段のレジスタ１６と掛算器１
８に与えられ、次にレジスタ１６の出力ｘ１は掛算器１
７に与えられる。そしてレジスタ１５．１６のクロック
端子に入力端子１４を介してサンプリングクロックｆ、
が入力されている。また前記の重み係数におよび１−に
はそれぞれ掛算器１８、１７に与えられる。掛算器１７
．１８の出力は加算器１９で加算され、出力端子２３か
ら出力される。前記の如きリサンプラ回路４の構成によ
ってＫｘ２＋ （１−Ｋ）Ｘｌの重みづけ演算が行われ
る。
レジスタ１５．１６と掛算器１７．１８と加算器１９と
を含んでいる。リサンプラ回路４の入力端１１に入力さ
れたＡ／Ｄ変換器３からの出力信号はレジスタ１５に入
力され、その出力Ｘ２は次段のレジスタ１６と掛算器１
８に与えられ、次にレジスタ１６の出力ｘ１は掛算器１
７に与えられる。そしてレジスタ１５．１６のクロック
端子に入力端子１４を介してサンプリングクロックｆ、
が入力されている。また前記の重み係数におよび１−に
はそれぞれ掛算器１８、１７に与えられる。掛算器１７
．１８の出力は加算器１９で加算され、出力端子２３か
ら出力される。前記の如きリサンプラ回路４の構成によ
ってＫｘ２＋ （１−Ｋ）Ｘｌの重みづけ演算が行われ
る。
前記重みづけ演算の具体例を第４図に示す。第４図の例
では、例えば６ラインごとにサンプル点がサンプリング
クロックｆ、の１クロック分ずれる場合の重みづけ演算
を示している。リサンプラへ 回路４の出力ｘ１は、６ラインの周期で各ラインごと図
中に示された演算式で重みづけられて出力される。
では、例えば６ラインごとにサンプル点がサンプリング
クロックｆ、の１クロック分ずれる場合の重みづけ演算
を示している。リサンプラへ 回路４の出力ｘ１は、６ラインの周期で各ラインごと図
中に示された演算式で重みづけられて出力される。
以上の説明で明らかなように本発明によれば、アナログ
カラーテレビ信号をＡ／Ｄ変換器によりディジタルカラ
ーテレビ信号に変換する装置において、アナログの水平
同期信号とディジタルの水平同期信号の時間的ずれを検
出し、そのずれに応じてサンプル値の重みづけを行うこ
とによってディジタルの水平同期信号を補間することが
できると共に、更にバーストロック発振器を用いてカラ
ーテレビ信号のカラーバーストに位相同期した周波数変
動の少ないサンプリングクロックを発生することにより
水平同期信号のずれを小さくすることができる。
カラーテレビ信号をＡ／Ｄ変換器によりディジタルカラ
ーテレビ信号に変換する装置において、アナログの水平
同期信号とディジタルの水平同期信号の時間的ずれを検
出し、そのずれに応じてサンプル値の重みづけを行うこ
とによってディジタルの水平同期信号を補間することが
できると共に、更にバーストロック発振器を用いてカラ
ーテレビ信号のカラーバーストに位相同期した周波数変
動の少ないサンプリングクロックを発生することにより
水平同期信号のずれを小さくすることができる。
第１図は本発明に係る同期標本化回路のブロック回、
差２図は回路各部の信号の関係を示すタイミングチャー
ト、 第３図はずれ検出回路とリサンプラ回路の具体的回路図
、 第４図は重みづけ演算を具体的に説明するための解説図
である。 ２・・・・・クランプ回路 ３・・・・・Ａ／Ｄ変換器 ４・・・・・リサンプラ回路 ５・・・・・同期分離回路 ６・・・・・バーストロック発振器 ７・・・・・Ｎ分周回路 ８・・・・・ずれ検出回路 ｆ３ ・・・・サンプリングクロック ｆ）ＩＡ・・・・アナログの水平同期信号ｆＨＤ・・・
・ディジタルの水平同期信号代理人 弁理士 岩 佐
義 幸 １，１０
ト、 第３図はずれ検出回路とリサンプラ回路の具体的回路図
、 第４図は重みづけ演算を具体的に説明するための解説図
である。 ２・・・・・クランプ回路 ３・・・・・Ａ／Ｄ変換器 ４・・・・・リサンプラ回路 ５・・・・・同期分離回路 ６・・・・・バーストロック発振器 ７・・・・・Ｎ分周回路 ８・・・・・ずれ検出回路 ｆ３ ・・・・サンプリングクロック ｆ）ＩＡ・・・・アナログの水平同期信号ｆＨＤ・・・
・ディジタルの水平同期信号代理人 弁理士 岩 佐
義 幸 １，１０
Claims (1)
- （１）Ａ／Ｄ変換器でアナログカラーテレビ信号をディ
ジタル信号に変換する装置において、前記アナログカラ
ーテレビ信号よりアナログの水平同期信号を分離する同
期分離回路と、 前記アナログカラーテレビ信号のカラーバーストに位相
同期した前記Ａ／Ｄ変換器に与えられるサンプリングク
ロックを発生するバーストロック発振器と、 前記アナログの水平同期信号と、前記サンプリングクロ
ックを分周して得たディジタルの水平同期信号とのずれ
を検出するずれ検出回路と、前記ずれに応じて前記ディ
ジタル信号を再標本化するリサンプラ回路とから成るこ
とを特徴とする同期標本化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103141A JPS63269697A (ja) | 1987-04-28 | 1987-04-28 | 同期標本化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103141A JPS63269697A (ja) | 1987-04-28 | 1987-04-28 | 同期標本化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269697A true JPS63269697A (ja) | 1988-11-07 |
Family
ID=14346247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62103141A Pending JPS63269697A (ja) | 1987-04-28 | 1987-04-28 | 同期標本化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810784A2 (en) * | 1996-05-31 | 1997-12-03 | Analog Devices, Inc. | Video decoder |
-
1987
- 1987-04-28 JP JP62103141A patent/JPS63269697A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810784A2 (en) * | 1996-05-31 | 1997-12-03 | Analog Devices, Inc. | Video decoder |
| EP0810784A3 (en) * | 1996-05-31 | 1999-03-24 | Analog Devices, Inc. | Video decoder |
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