JPS63246924A - 論理回路 - Google Patents
論理回路Info
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- JPS63246924A JPS63246924A JP62082306A JP8230687A JPS63246924A JP S63246924 A JPS63246924 A JP S63246924A JP 62082306 A JP62082306 A JP 62082306A JP 8230687 A JP8230687 A JP 8230687A JP S63246924 A JPS63246924 A JP S63246924A
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- transistor
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- current
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- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理に用いられる論理回路に関するもの
である。
である。
従来のＣＭＬ論理回路を図を用いて説明する。
第３図に、負論理でいうところの２人力ＡＮＤ。
ＮＡＮＤ回路であり、入力端子８１．８２の電位が共に
低電位の時のみ出力端子５４ｒｔｔ！位となり、入力端
子８１．８２のどちらか一方または両方が高電位のとき
出力端子８４は高電位となる。
低電位の時のみ出力端子５４ｒｔｔ！位となり、入力端
子８１．８２のどちらか一方または両方が高電位のとき
出力端子８４は高電位となる。
第３図のＣＭＬ論理回路はグランドから電源端子８６へ
、定電流回路９４で定められた一定の電流が常に流れて
おり、この電流値をＩ（Ａ）とし。
、定電流回路９４で定められた一定の電流が常に流れて
おり、この電流値をＩ（Ａ）とし。
抵抗９０．９１の抵抗値をＲ〔Ω〕とすると、理想的に
は出力端子８４またｒｉ８５の低電位レベルは−Ｉ）Ｌ
（Ｖ）、高電位レベルはｏ（Ｖ）となる。
は出力端子８４またｒｉ８５の低電位レベルは−Ｉ）Ｌ
（Ｖ）、高電位レベルはｏ（Ｖ）となる。
しかし実際には配線には小さいが無視できない配線抵抗
があり、第３図にはグランド配線抵抗９２゜９３のみを
記入している。クランド配線抵抗９２゜９３の抵抗値を
ｒ〔Ω〕とすると配線９５のｔ位ｄ ２ ｒ Ｉ （
Ｖ 〕となり、出力端子８４また１ｄ８５ｒＩ−ＩＲ（
Ｖ）となってしまう。
があり、第３図にはグランド配線抵抗９２゜９３のみを
記入している。クランド配線抵抗９２゜９３の抵抗値を
ｒ〔Ω〕とすると配線９５のｔ位ｄ ２ ｒ Ｉ （
Ｖ 〕となり、出力端子８４また１ｄ８５ｒＩ−ＩＲ（
Ｖ）となってしまう。
上述した従来のＣＭ Ｌ論理回路は、グランド配線抵抗
によって、出力電位の高−１位レベル、低電位レベル共
に電位が下がるという欠点がある。
によって、出力電位の高−１位レベル、低電位レベル共
に電位が下がるという欠点がある。
本発明のＣＭ Ｌ論理１路は、ＣＭＬ論理回路の出力端
子、すなわち電流切換用トランジスタのコレクタと電源
間に定電流回路を不している。
子、すなわち電流切換用トランジスタのコレクタと電源
間に定電流回路を不している。
次に本発明について図面を参照して説明する。
第１図ｒｉ、本発明の第１の実施例の回路図であり、負
論理でぼり１人力ＡＮＤ、ＮＡＮＤ回路である。基準塾
位入力端子２には１本論理回路の高電位レベルと低電位
レベルの中間の電位を印加する。入力端子１が高を位の
時出力端子３ｒｔ高亀位。
論理でぼり１人力ＡＮＤ、ＮＡＮＤ回路である。基準塾
位入力端子２には１本論理回路の高電位レベルと低電位
レベルの中間の電位を印加する。入力端子１が高を位の
時出力端子３ｒｔ高亀位。
出力端子４げ低′厩位となシ、入力端子１が低′祇位の
時出力端子３ｒｉ低電位、出力端子４は高電位となる。
時出力端子３ｒｉ低電位、出力端子４は高電位となる。
さて、定電流回路１１の電流値をｆ（Ａ）。
抵抗９．１０の抵抗値をＲ〔Ω〕、グランド配線抵抗１
４．１５の抵抗値をｒ〔Ω〕とすると、従来技術では出
力端子３，４の１位は理想的な値、すなわち都電位レベ
ルがｏ（Ｖ）、低電位レベルが−ＩＲ（Ｖ）という値か
ら、クランド配線抵抗のためにそれぞれ−”ｒＩ（Ｖ）
だけシフトしてし１う。本実施例では、定電流回路１２
．１３を用いて、抵抗９．１０に電源端子６からグラン
ドへ向かう方向に電流を流すことによって出力端子３．
４の１位を−ｒＩ（Ｖ）上昇させ、前記−１ｒＩ（Ｖ）
の電位シフトをほぼキャンセルし、理想的な出力端子３
，４の電位レベル、すなわち高電位レベル０（Ｖ）、低
電位レベル−ＩＲ（Ｖ）をほぼ侍ているここで定電流回
路１２．１３に流す電流値をｉ （Ａ）とすると、出力
端子３．４の電位を−ｒＩ（Ｖ）上昇させるために、抵
抗９゜１０Ｖｃｉ （Ａ）の電流を流していることから
、 ｌｒ ｅ’＋ ｔ ＝万、、Ｉ（Ａ） ・旧・・
叫・川・（１）ｌｒ となり、 Ｉ （Ａ）の′電流を流せばよいことが
ｉ瓦 わかる。ただし、一般的にグランド配線抵抗１４゜１５
は、抵抗９．ｌＯに比べて非常に小さくまたｉ＝Ｔ下下
、Ｉ（Ａ）となり、電流鳳（Ａ）がクランド配線抵抗１
４．１５を流れることによる影響ｒｉｔ’ｉとんど無視
できる。
４．１５の抵抗値をｒ〔Ω〕とすると、従来技術では出
力端子３，４の１位は理想的な値、すなわち都電位レベ
ルがｏ（Ｖ）、低電位レベルが−ＩＲ（Ｖ）という値か
ら、クランド配線抵抗のためにそれぞれ−”ｒＩ（Ｖ）
だけシフトしてし１う。本実施例では、定電流回路１２
．１３を用いて、抵抗９．１０に電源端子６からグラン
ドへ向かう方向に電流を流すことによって出力端子３．
４の１位を−ｒＩ（Ｖ）上昇させ、前記−１ｒＩ（Ｖ）
の電位シフトをほぼキャンセルし、理想的な出力端子３
，４の電位レベル、すなわち高電位レベル０（Ｖ）、低
電位レベル−ＩＲ（Ｖ）をほぼ侍ているここで定電流回
路１２．１３に流す電流値をｉ （Ａ）とすると、出力
端子３．４の電位を−ｒＩ（Ｖ）上昇させるために、抵
抗９゜１０Ｖｃｉ （Ａ）の電流を流していることから
、 ｌｒ ｅ’＋ ｔ ＝万、、Ｉ（Ａ） ・旧・・
叫・川・（１）ｌｒ となり、 Ｉ （Ａ）の′電流を流せばよいことが
ｉ瓦 わかる。ただし、一般的にグランド配線抵抗１４゜１５
は、抵抗９．ｌＯに比べて非常に小さくまたｉ＝Ｔ下下
、Ｉ（Ａ）となり、電流鳳（Ａ）がクランド配線抵抗１
４．１５を流れることによる影響ｒｉｔ’ｉとんど無視
できる。
〔実施例２〕
第２図は本発明の第２の実施例の回路図である。
第２図の回路は、工Ｓｙタ示ロワ付きＣＭＬ 論理回路
に本発明を実施した例であり、負論理でＡＮＤ、ＮＡＮ
Ｄ回路として動作する。入力端子５１゜５２が共に低電
位のときのみ、出力端子５４が低電位、出力端子５５が
高電位となり、入力端子５１゜５２のどちらか一方また
は両方が高電位のときは出力端子５４が高電位、出力端
子５５が低電位となる 芒で、定電流回路６１の電流値
をＩ（Ａ）。
に本発明を実施した例であり、負論理でＡＮＤ、ＮＡＮ
Ｄ回路として動作する。入力端子５１゜５２が共に低電
位のときのみ、出力端子５４が低電位、出力端子５５が
高電位となり、入力端子５１゜５２のどちらか一方また
は両方が高電位のときは出力端子５４が高電位、出力端
子５５が低電位となる 芒で、定電流回路６１の電流値
をＩ（Ａ）。
抵抗６８．６９の抵抗値をＲ〔Ω〕、グランド配線抵抗
７０．７１の抵抗値をｒ〔Ω〕とすると、従来技術では
配線７３．７４の電位ｒｉ理想的な値、すなわち高電位
レベルがｏ（Ｖ）、低電位レベルが−ｉｆも（Ｖ）から
、−ΣｒＩ（Ｖ）だけシフトしてし１い、その結果出力
端子５４．５５の出カル ベルも−Ｈｒ Ｉ （Ｖ ）だけシフトしてしまうが、
本実施例では定電流回路６２．６３を用い、定電ｒ 流値をそれぞれ百πＩ （Ａ） Ｉｃ設定することによ
リ−ΣｒＩ（Ｖ）の電位シフトをキャンセルし、はぼ理
想的な出力′電位を得ている。
７０．７１の抵抗値をｒ〔Ω〕とすると、従来技術では
配線７３．７４の電位ｒｉ理想的な値、すなわち高電位
レベルがｏ（Ｖ）、低電位レベルが−ｉｆも（Ｖ）から
、−ΣｒＩ（Ｖ）だけシフトしてし１い、その結果出力
端子５４．５５の出カル ベルも−Ｈｒ Ｉ （Ｖ ）だけシフトしてしまうが、
本実施例では定電流回路６２．６３を用い、定電ｒ 流値をそれぞれ百πＩ （Ａ） Ｉｃ設定することによ
リ−ΣｒＩ（Ｖ）の電位シフトをキャンセルし、はぼ理
想的な出力′電位を得ている。
以上説明した様に本発明は、ＣＭＬ偏理回路の出力端子
と電源間に定電流回路を用いることにより、グランド配
線抵抗によって生じる出力電位のシフトをなくす効果が
ある。
と電源間に定電流回路を用いることにより、グランド配
線抵抗によって生じる出力電位のシフトをなくす効果が
ある。
第１図、第２図は１本発明の第１．第２の夾施例を示す
回路図、第３図ｒｉ従来技術を説明する回路図である。 １．５１，５２，８１．８２・・・・・・入力端子％２
，５３゜８３・・・・・・基準電位入力端子、３，４，
５４，５５゜８４．８５・・・・・・出力端子、９，１
０，６８，６９，６４゜６５．９０．９１・・・・・・
抵抗、１４，１５，７０，７１゜９２．９３・・・・・
・グランド配線抵抗、１１，１２，１３゜６１．６２，
６３．９４・・・・・・定電流回路、５，６，５６゜５
７．８６・・・・・・電源端子、１６，７２，７３，７
４．９５・・・・・・配線、７，８，５８，５９，６０
，８７，８８．８９・・・・・・トランジスタ。 代理人 弁理士 内 原 ”・ Ｈ′ｈ・日
１．）１ （・・ ８１区 多 躬２図 ５７
回路図、第３図ｒｉ従来技術を説明する回路図である。 １．５１，５２，８１．８２・・・・・・入力端子％２
，５３゜８３・・・・・・基準電位入力端子、３，４，
５４，５５゜８４．８５・・・・・・出力端子、９，１
０，６８，６９，６４゜６５．９０．９１・・・・・・
抵抗、１４，１５，７０，７１゜９２．９３・・・・・
・グランド配線抵抗、１１，１２，１３゜６１．６２，
６３．９４・・・・・・定電流回路、５，６，５６゜５
７．８６・・・・・・電源端子、１６，７２，７３，７
４．９５・・・・・・配線、７，８，５８，５９，６０
，８７，８８．８９・・・・・・トランジスタ。 代理人 弁理士 内 原 ”・ Ｈ′ｈ・日
１．）１ （・・ ８１区 多 躬２図 ５７
Claims (1)
- 第１のトランジスタと、第２のトランジスタのエミッタ
を共通に接続し、第１のトランジスタのベースを入力端
子とし、第１のトランジスタのコレクタを抵抗を介して
グランドに接続し、第２のトランジスタのベースに基準
電位を印加し、第２のトランジスタのコレクタを抵抗を
介してグランドに接続し、第１のトランジスタと第２の
トランジスタの共通エミッタと第１の電源間に第１の定
電流回路を持ち、第１のトランジスタのコレクタと第２
の電源間に第２の定電流回路を持ち、第２のトランジス
タのコレクタと第２の電源間に第３の定電流回路を持ち
、第１及び第２のトランジスタのコレクタを出力端子と
し、第２及び第３の定電流回路に流す電流値を調整する
ことにより、出力端子の出力電位を調整することを特徴
とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082306A JPS63246924A (ja) | 1987-04-02 | 1987-04-02 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082306A JPS63246924A (ja) | 1987-04-02 | 1987-04-02 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246924A true JPS63246924A (ja) | 1988-10-13 |
Family
ID=13770869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082306A Pending JPS63246924A (ja) | 1987-04-02 | 1987-04-02 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246924A (ja) |
-
1987
- 1987-04-02 JP JP62082306A patent/JPS63246924A/ja active Pending
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