JPS63245542A - 入出力チヤネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、ＣＰＬＪから独立に入出力制御を行なう入
出力チャネルに係り、特に入出力制御の先行制御方式に
関する。

（従来の技術） この種の入出力チャネルは、ＣＰＵからの入出力起動命
令により起動されると、同命令で指定されているチャネ
ルコマンドワード（以下、ＣＣＷと称する）を主メモリ
から取出し、以後ＣＣＷに従ってＣＰＵから独立にディ
スク装置などの入出力制御を行なうようになっている。

即ち、入出力チャネルは、ＣＰＵからの起動を受けてか
ら入出力制御を開始する、いわば受身的制御装置である
。

〈発明が解決しようとする問題点） 上記したように、従来の入出力ＩＩＪｔ！１１装置はＣ
ＰＵからの起動を受けてから入出力制御を開始するため
、特に機械的動作を伴う入出力装置、例えばシーク動作
を必要とする磁気ディスク装置などを制御する場合には
、高速化が困難となる問題があった。

この発明は上記事情に鑑みてなされたものでその目的は
、ＣＰＵから起動される前に入出力制御が開始できる入
出力制御装置を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明は、ＣＰＵから起動される毎にＣＣＷ（チャネ
ルコマンドワード）で要求された入出力制御内容を記憶
しておき、最近の入出力制御内容の一連の記憶パターン
が良く出現するパターンと一致した場合には、そのパタ
ーンから次に要求される入出力制御内容を予測し、ＣＰ
Ｕからの入出力起動命令を受ける前にその予測した入出
力制御を開始するようにしたものである。

（作用） 入出力制御には繰返し性があることから、上記の構成に
よれば、入出力制御の先行制御を行なっても無駄になる
恐れが極めて少ない。

（実施例） 第１図はこの発明を適用する情報処理システムの一実施
例を示すブロック構成図である。同図において、１１は
入出力チャネル、１２はＣＰｔＪ、１３は主メモリであ
る。入出力チャネル１１、ＣＰ　Ｕ　１２および主メモ
リ１３は、高速バス１４により相互接続されている。１
５は入出力装置、例えば磁気ディスク装置、１６は磁気
ディスク装置１５と入出力チャネル１１との間のデータ
転送を行なう入出力コントローラ（以下、Ｉ１０コント
ローラと称する）である。入出力チャネル１１は、入出
力チャネル１１全体を制御するマイクロプロセッサ２１
、高速バス１４とのインタフェースを成すバスインタフ
ェース２２、および１／○コントローラ１６とのインタ
フェースを成すＩ１０インタフェース２３を有している
。入出力チャネル１１は更に、マイクロプロセッサ２１
の制御処理に供される各種制御プログラムが格納されて
いる制御プログラムメモリ、例えばＲＯＭ２４、および
ＲＡＭ２５を有している。

ＲＡＭ２５には、一連のＣＣＷ（チャネルコントロール
ワード）で要求された各入出力制御の内容を記憶するカ
レントパターン記憶域３１、およびカレントパターン記
憶域３１がフル状態（満杯）となったときに同記憶域３
１の内容が移されるｍ個のパターン記憶域３２−１．３
２−２．・・・３２−１が確保されている。ＲＡＭ２５
には更に、カレントパターン記憶域３１の入出力制御内
容登録数（これをカレントパターン登録数と称する）ｉ
が設定されるレジスタ領域（以下、カレントパターン登
録数レジスタと称する）３３、カレントパターン記憶域
３１の内容が移されたパターン記憶域の数（これをパタ
ーン登録数と称する）ｊが設定されるレジスタ６１域（
以下、パターン登録数レジスタと称する）３４、および
先行制御の対象となる入出力制御内容が記憶されている
パターン記憶域内エントリを指定するレジスタ領域（以
下、ポインタレジスタと称する）３５が確保されている
。

第２図は、ＲＡＭ２５内の上記各記憶域３１．３２−１
〜３２−１ｍおよびレジスタ３３〜３４を、詳細に示し
たものである。第２図に示すように、記憶域３１：　３
２−１〜３２１に記憶される入出力制御内容は、入出力
制御の対象となるＩ１０装置（ここでは磁気ディスク装
置）を示すＩ１０番号、およびバルクアドレス（入出力
対象ディスク領域の先頭セクタアドレス）との対である
。記憶域３１．３２−１〜３２−ｍには、入出力制御内
容の格納エントリがｎ個用意されている。パターン記憶
域３２−１〜３２−ｍには、その内容がカレントパター
ン記憶域の内容と同一となった回数（これをパターン出
現回数と呼ぶ）ｋを示す領域が付加されている。一方、
ポインタレジスタ３５には、ＣＰ　Ｕ　１２から起動さ
れる前に次の入出力制御の内容を予測して入出力制御を
開始しているか否か（即ち先行制御中か否か）を示す先
行制御中７ラグ■、先行詞セ００対象となる入出力制御
内容が格納されているパターン記憶域を指定する番号（
パターン番号）、および要求番号Ｎが設定される。この
要求番号Ｎは、パターン番号の指定するパターン記憶域
のｎ１ｌｌのエントリ内容のうち、次に先行制御すべき
入出力制御内容の格納エントリを指定するものである。

次に、この発明の一実施例の動作を、第３図のフローチ
ャートを参照して説明する。まず、人出カチャネル１１
のマイクロプロセッサ２１−は、ＲＯＭ２４に格納され
ている刺部プログラムに従う初期化処理により、レジス
タ３３のカレントパターン登録数１およびレジスタ３４
のパターン登録数ｊを゛０″クリアすると共に、ポイン
タレジスタ３５内の先行詞皿中フラグＶをリセット（Ｖ
−０）する。マイクロプロセッサ２１は、初期化処理を
終了すると、アイドル（［ＤＬＥ）ループに入り、第３
＠のフローチャートに示すようにＣＰ　Ｕ　１２からの
入出力起動命令（スタート入出力命令；以下、８１０命
令と称する）を持つ（ステップＳ１　）。

やがて、ＣＰ　ｔＪ　１２から３１０命令が出されたも
のとする。マイクロプロセッサ２１はＣＰ　Ｕ　１２か
らのＳＩＯ命令を受取ると、同命令で指定されているレ
ジスタ（図示せず）に設定されているＩ１０番号（入出
力制御内容となるＩ１０装はの装置番号）を読出すと共
に、同命令で示されるレジスタに設定されているＣＣＷ
格納アドレスの指定する主メモリ１３内ａｗＡから入出
力制御の内容が記）ホされたＣＣＷ（チャネルコマンド
ワード）を読出すくステップ８２）。このＣＣＷには、
主メモリ１３のアドレス、更には入出力対象ディスクＴ
域の先頭セクタアドレスを示すバルクアドレスなどが含
まれている。マイクロプロセッサ２１は、ステップＳ２
を終了すると、ステップＳ２で得たＩ１０番号とＣＣＷ
中のバルクアドレスとの対を、レジスタ３３のカレント
パターン登録数１の指定するカレントパターン記憶域３
１内（ｉ＋１）番目のエントリ（この例のようにｉ−Ｑ
であれば、１番目、即ち先頭のエントリ）に記憶しくス
テップ８３）、カレントパターン登録数１を＋１する（
ステップ８４　）。なお、カレントパターン記憶域３１
、更にはパターン記Ｗｔ域３２−１〜３２−ａ＋の（ｉ
＋１）番目のエントリを、要求番＠ｉのエントリと呼ぶ
。

マイクロプロセッサ２１は、ステップＳ４を実行すると
、カレントパターン登録数１がｎ（カレントパターン記
憶域３１のエントリ数）に一致するか否か、即ちカレン
トパターン記憶域３１がフル状態（満杯）であるか否か
を調べ（ステップ８５）、Ｎｏであればレジスタ３３内
の先行！＋１１１１中７ラグＶが１であるか否か（即ら
先行制御中であるか否か）を調べる（ステップ８Ｇ）。

この例のように、■−〇の場合には、マイクロプロセッ
サ２１は通常の入出力制御を行なう（ステップ８７）。

即ちマイクロプロセッサ２１は、即ちステップＳ２で読
出したＩ１０番号およびＣＣＷ中のバルクアドレスで指
定される磁気ディスク装置１５の領域へのシーク動作を
行ない、同波＠１５と主メモリ１３との間のデータ転送
を行なう（ステップ８７）。

マイクロプロセッサ２１は、ステップＳ７を実行すると
、パターン記憶域３２−１〜３２−ｍの中に、その記憶
内容がカレントパターン記憶域３１の内容に一致（ｎｆ
ｌｌのエントリ全てについて一致）するものがあるか否
かを、各エントリ毎に比較照合することにより調べる（
ステップ８８）。この例のようにＮＯの場合には、マイ
クロプロセッサ２１はアイドルループに戻り、ＣＰ　Ｕ
　１２からの次のＳＩＯ命令を持つ。

上記の動作が繰返され、やがてカレントパターン登録数
１がｎに一致するようになると、即ちカレントパターン
記憶域３１がフル状態となると、ステップＳ５の判定は
ＹＥＳとなる。この場合、マイクロプロセッサ２１は、
レジスタ３３内のカレントパターン登録数１を゛０バク
リアしくステップＳ９）、レジスタ３４内のパターン登
録数ｊを＋１する（ステップ５１０）。次にマイクロプ
ロセッサ２１は、パターン登録数ｊがｍ（パターン記憶
域の数）を超えたか否かを調べ、ＮＯであればカレント
パターン記憶域３１の内容をそのままパターン登録数ｊ
の示すパターン記憶域、即ちパターン記憶域３２−ｊ　
（Ｊは１〜ｍのいずれか）に移す（ステラ　　　−ブ５
１２）。マイクロプロセッサ２１は、ステップ８１２を
実行すると、上記ステップＳ６に進む。これに対して、
ステップ８１１の判定がＹＥＳであれば、即ちカレント
パターン記ｔｌｉ域３１の内容の移動先となるパターン
記憶域が存在しない場合には、ステップ８１２をスキッ
プしてステップＳ６に進む。

上記のようにして、カレントパターン記憶域３１にｎ個
の入出力ｉ、ＩＩ　ＩＩＩ内容（入出力制御パターン）
が記憶される毎に、その内容がパターン登録数ｊの指定
するパターン記憶域３２−ｊに移される動作が繰返され
、やがてカレントパターン記憶域３１の内容が、パター
ン記憶域３２−１〜３２−ｍの１つであるパターン記憶
域３２−ｔ　（ｔは１〜ｍのいずれか）の記憶内容に一
致したものとする。この場合、ステップＳ８の判定はＹ
ＥＳとなり、ステップ８１３に進む。マイクロプロセッ
サ２１は、このステップ８１３において、一致したパタ
ーン記憶域３２−ｔのパターン出用回数ｋを＋１しくス
テップ５１３）、シかる後にｋが所定値、例えば２以上
となったか否かを調べる（ステップ５１４）。マイクロ
プロセッサ２１は、ステップ３１４の判定がＮＯであれ
ばアイドルループに戻り、ＹＥＳであればポインタレジ
スタ３５の設定処理（ステップ５１５）を行なう。この
ステップ８１５では、ポインタレジスタ３５中の先行制
御中フラグＶがセット（Ｖ−１，）される。またポイン
タレジスタ３５中のパターン番号が一致パターン記憶域
３２−℃を指定するｔに設定され、レジスタ３４中の要
求番号Ｎが２に設定される。ステップＳ１５が終了する
と、マイクロプロセッサ２１は、ポインタレジスタ３５
中のパターン番号、要求番号Ｎ（ここでは２）の示すパ
ターン記憶域３２−を内Ｎ番目のエントリに格納されて
いるＩ１０番号、バルクアドレスに従って、該当する磁
気ディスク装置１５の領域へのシーク動作を、ＣＰ　Ｕ
　１２からの８１０命令に無関係に実行する（ステップ
８１６）。

即ち、マイクロプロセッサ２１は、ＣＰ　Ｕ　１２から
の次の入出力制御の要求内容を、入出力制御内容の繰返
し性から予測し、その予測した入出力制御をＣＰ　Ｕ　
１２からの要求前に開始する、いわば入出力制御の先行
制御を行なう。

マイクロプロセッサ２１は、ステップ８１６の先行制御
を実行すると、アイドルループに戻る。このアイドルル
ープでＣＰ　Ｕ　１２からの８１０命令が検出されると
、上記したようにステップ８２　、　Ｓ３・・・が実行
され、ステップＳ６の判定処理に進む。

このステップＳ６の判定は、上記したように７ラグ■が
１にセットされている状態では、ＹＥＳとなる。この場
合、マイクロプロセッサ２１は、ポインタレジスタ３５
中のパターン番号、要求番号Ｎ（ここでは２）の示すパ
ターン記憶域３２−を内エントリの次のエントリ、即ち
要求番号（Ｎ＋１）のエントリに格納されているＩ１０
？ｉ号、バルクアドレスを読出して、ステップＳ２で読
出したＩ１０番号、バルクアドレス（カレントバルクア
ドレス）と比較しくステップ３１７）、一致の有無（即
ち、先行制御の正当性の有無）を判定する（ステップ８
１８）。

ステップ８１８の判定がＹＥＳの場合には、シーク動作
は先行して実行されていることから、マイクロプロセッ
サ２１はデータ転送のみを実行する（ステップ５１９）
。次にマイクロプロセッサ２１は、ポインタレジスタ３
５中の要求番号Ｎを＋１しくステップ５２０）、このＮ
がｎ以上となったか否かを調べる（ステップ５２１）。

ステップ８２１の判定がＮＯであれば、マイクロプロセ
ッサ２１は、ポインタレジスタ３５中のパターン番号、
要求番号Ｎの示すパターン記憶域３２−を内Ｎ番目のエ
ントリに格納されているＩ１０番号、バルクアドレスに
従ってシーク動作の先行制御を行ない（ステップ５２２
）、アイドルループに戻る。これに対してステップ８２
１の判定がＹＥＳであれば、マイクロプロセッサ２１は
、パターン記憶域３２−を内の各エントリ内容を利用し
た一連の先行制御の終了を判断して、ポインタレジスタ
３５中の７ラグＶをリセット（Ｖ−Ｏ）しくステップ５
２３）、アイドルループに戻る。

なお、前記実施例では、パターン記憶域３２−１〜３２
１の全てに、カレントパターン記憶域３１の内容が移さ
れた場合には、それ以降はカレントパターン記！！域３
１の内容の移動は行なわれないものとして説明したが、
これに限るものではない。例えば、出現回数が最も少な
いパターン記憶域を、カレントパターン記憶域３１の内
容の移動先として用いる置換アルゴリズムを適用するこ
とも可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、ＣＰＵから起動
される毎にＣＣＷ（チャネルコマンドワード）で要求さ
れた入出力制御内容を記憶しておき、最近の入出力１１
Ｊ１１１内容の一連の記憶パターンが良く出現するパタ
ーンと一致した場合には、そのパターンから次り要求さ
れる入出力制御内容を予測し、ＣＰＵからの入出力起動
命令を受ける前にその予測した入出力制御を先行して開
始するようにしたので、高速処理が可能となる。

【図面の簡単な説明】

第１図はこの発明を通用する情報処理システムの一実施
例を示すブロック構成図、第２図は第１図に示す入出力
チャネル内のＲＡＭに置かれる各種領域を示す図、第３
図は動作を説明するためのフローチャートである。 １１・・・入出力チャネル、１２・・・ＣＰＵ、１３・
・・主メモリ、１５・・・磁気ディスク装置、２１・・
・マイクロプロセッサ、２５・・・ＲＡＭ、３１・・・
カレントパターン記憶域、３２−１〜３２−１・・パタ
ーン記憶域、３３・・・カレントパターン登録数レジス
タ、３４・・・パターン登録数レジスタ、３５・・・ポ
インタレジスタ。

Claims (1)

【特許請求の範囲】
1. ＣＰＵからの入出力起動命令により起動されると、以後
   主メモリに記述されたチャネルコマンドワードに従って
   上記ＣＰＵとは独立に入出力制御を行なう入出力チャネ
   ルにおいて、上記チャネルコマンドワードの要求する入
   出力制御の内容が記憶される第１記憶領域、およびこの
   第１記憶領域が満杯になる毎にその内容が記憶される複
   数の第２記憶領域を有するメモリと、上記ＣＰＵからの
   入出力起動命令を受ける毎に同命令で指定される上記チ
   ャネルコマンドワードの要求する入出力制御の内容を上
   記第１記憶領域に順次記憶する格納手段と、上記第１記
   憶領域の記憶内容と上記各第２記憶領域の記憶内容とを
   比較して、上記第１記憶領域に記憶されている一連の入
   出力制御の内容のパターンに一致するパターンが上記複
   数の第２記憶領域のいずれかに存在するか否かを検出す
   るパターン検出手段と、このパターン検出手段の検出結
   果に応じて次に要求される入出力制御内容を予測する予
   測手段とを具備し、上記予測手段によって予測された入
   出力制御を上記ＣＰＵからの入出力起動命令を受ける前
   に開始するようにしたことを特徴とする入出力チャネル
   。