JPS63234171A - 配線間の短絡検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、例えばサーマルヘッドやＬＥＤプリントヘ
ッド等のように複数の配線が高密度に寅装されているも
のの、各配線間での短絡の有無を検出するための検出回
路に関するものである。

（従来の技術） 電子機器の小型化、高性能化に伴ないこれらの機器に備
わる回路基板の各種配線もますます高密度に形成される
ようになってきている。このような状況を、サーマルヘ
ッドやＬＥＤ（発光ダイオード）プリントヘッドを例に
挙げて説明する。

サーマルヘッドでは、セラミック等の基板上に、複数の
発熱体と、多段シフトレジスタ、ラッチ回路、出力制御
ゲート及び高量カドランシタからなる複数のドライバＩ
Ｃと、これらを相互（こ接続するため多数の配線を有す
る配線パターンとを具えている。又、ＬＥＤプリントヘ
ッドにおいても、上述のものと類似のドライバＩＣ及び
配線パターンと、ＬＥＤアレイとを具えている。

第５図は上述したようなサーマルヘッド等の基板上に形
成されている回路の一例を概略的に示した図である。

第５図において、ｌｌａ〜ＪｉｍはドライバＩＣをそれ
ぞれ示す（但し、ｍは任意の数、）又、１３ａ〜１３ｍ
は負荷をそれぞれ示し、この負荷はサーマヘッドであれ
ば発熱体に相当しＬＥＤプリントヘッドであればＬＥＤ
アレイに相当する。又、１５（１５ａ〜＋５ｆを含む）
は基板上に形成されでいる多数の配線を示す。

第５図に示したような回路は、一般に、次に説明するよ
うな方法で駆動される。第６図はこの駆動方法を説明す
るためのタイミング図であり、この図ｆｒ？照して、第
５図の回路の動作につき簡単に説明する。

所定の配Ｓ！ＪＩ５ａに供給されるデータは、配線＋５
ｂに供給されるシフトクＯ・ンクによって各ドライバＩ
Ｃ内及び各ドライバＩＣ闇ｔシフトさせられ、そして対
応するデータが対応するドライバＩＣにシフトされた後
、配線１５ｃに供給されるラッチ信号によってそのドラ
イバＩＣ内のラッチ回路に保持される。保持されたこの
信号は配線１５ｄに供給されるイネーブル信号によって
負荷側に出力される。

基板上には上述のような１５．１５ａ〜１５ｄで示され
る配線や、ざらに電源配線１５ｅ　、　Ｗｉ地配線１５
ｆ等が互いに平行にかつ長距離にわたって、印刷或いは
フォトエツチング技術を用いて高密度に形成されている
。従って、このような配線パターンを有する回路におい
ては、配線パターンの形成過程における種々のことが原
因で、配線同士が短絡するという不良事故がしばしば発
生する。又、配線形成後にドライバＩＣを基板にダイス
ボンディングし、その後、基板上の各配線とドライバＩ
Ｃの各外部端子とをワイヤポンディグすることを行なう
が、この際にもワイヤ或いはワイヤ屑によって配線間が
短絡してしまうことがある。

従って、短絡不良を検出するため従来から１！々のこと
が行なわれており、その具体的な方法としては例えば以
下に説明するようなものがあった。

■・・・各配線間をテスター、或いは導通ブザー等で検
査する方法、又、このような方法での検査を自動的に行
なうため、多接点スキャナを用いる方法。

■・・・画像処理技術を利用したパターン検査機を用い
る方法。

■・・・サーマルヘッドやＬＥＤアレイ等を実際のの駆
動回路で実際に駆動させ、正常動作しない場合には不良
があると判断し不良個所の検出を行なう方法。

（発明が解決しようとする問題点） しかしながら、上述したような従来の検出方法では、以
下に説明するような問題点があった。

上述した■の方法で検査を行なった場合は、検査時間が
長時間必要になるという問題点があった。

上述した■の方法で検査を行なった場合は、非常に高価
な検査装置ｌを必要とすること、又、ワイヤボンディン
グ終了稜では検査が不可能なこと等の問題点があった。

又、上述の■及び■の方法はいずれの場合も、配線間の
短絡検出が目的であって、基板上に搭載されたドライバ
ＩＣを検査するためには別の検査装置が必要になるとい
う問題点があった。

又、上述した■の方法で検査を行なった場合は、サーマ
ルヘッド等の動作不良原因がドライバＩＣ自身の不良に
起因するものなのか、配！！間の短絡に起因するものな
のかを見分けるのに時間がかかるという問題点があった
。ざらに、この見分は時間中、サーマルヘッド等を異常
状態で動作させておかなゆればならないため、これに二
次的な不良を起こさせてしまうという問題点があった。

この発明の目的は、上述した問題点を解決し、基板に搭
載されたドライバＩＣ等の素子の動作チェックを含め基
板上に形成された複数の配線間の短絡の有無を検出する
ことが出来る配線間短絡検出回路を提供することにある
。

ｃ問題点を解決するための手段） この目的の達成を図るため、この発明の配線間の短絡検
出回路によれば、電源に接続されかつ配線に接続される
出力端子を有すると共に、検査信号が供給される入力端
子を有するオープンコレクタバッファと、前述の検査信
号及び前述のオープンコレクタバッファの出力信号が一
致している時は異常なし信号を、不一致の時は異常信号
を出力する論理演算回路とを有する検出段を複数段具え
たことを特徴とする。

（作用） 以下、第１図〜第３図を参照してこの発明の配線間の短
絡検出回路の作用につき説明する。

第１図はこの発明の短絡検出回路の動作原理を説明する
ため、この短絡検出回路の基本的な構成例を示した回路
図であり、二本の配ｗ！Ａ間の短絡の有無を検出する場
合を例として示したものである。又、第２図及び第３図
は、この発明の詳細な説明するため第１図に示した回路
の動作を示したタイミング図である。

第１図において、２１ａ及び２１ｂはオープンコレクタ
バッファをそれぞれ示す、２３ａはオープンコレクタバ
ッファ２１ａへの入力信号Ｓ、及びこのバ・ソファ２１
ａの出力信号Ｓ２がそれぞれ入力される２人力の排他的
論理和回路を示し、２３ｂはオーブンコレククバ・ソフ
ァ２１ｂへの人力信号Ｓ４及びこのバッフ？２１ｂの出
力信号Ｓｓがそれぞれ入力される２人力の排他的論理和
回路を示す、オープンコレクタバッファ２１ａの出力端
子にはプルアップ抵抗２５ａを介して、及びオープンコ
レクタバッファ２１ｂの出力端子にはプルアップ抵抗２
５ｂ　％介して所定電圧がそれぞれ印加されている。

このような構成の短絡検出回路において、オープンコレ
クタバッファ２１ａの出力端子２７ａ＠、例えば基板上
に形成された複数の配線のうちのある一本の配！９３１
に接続し、オープンコレクタバッファ２１ｂの出力端子
２７ｂを、配線３１の隣りに形成′された例えば配線３
３に接続した場合を考える。そして、オーブコレククバ
ッファ２ｔａの入力端子２９ａには、例えば第２図（Ａ
）に示すような検査信号Ｓ＋を入力し、オープコレクク
バッファ２１ｂの入力端子２９ｂには、例えば第２図Ｃ
Ｄ）に示すような検査信号Ｓ４を入力する場合を考える
。

信号Ｓ１及び信号Ｓ４は対応するオープコレクタバッフ
ァを介して配［３１及び配！１！３３に供給される。こ
のような状況において、配！！３１と配線３３との闇が
短絡していない場合は、一つのオープンコレクタバッフ
ァの入力端子及び出力端子の信号状態は同一のものとな
るから排他的論理和回路の入力端子には同一の電圧状態
の信号が入力されることになり、従って排他的論理和回
路の出力端子の電圧状態はローレベルになる（第２図（
Ｃ）及び（Ｆ）９照）、ところが、例えばワイヤ屑（第
１図中、破線を付しかつ３５で示すもの、）等によって
配線３１と配線３３との間が短絡していると、オープン
コレクタバ・ソファの出力端子側の電圧状態は入力信号
Ｓ、及びＳ４の論理積によって決定されること１こなる
。従って、一つの排他的論理和回路の二つの入力端子に
は異なった電圧状態の信号が入力される場合も主じてく
る。このため、排他的論理和回路２３ａの出力端子の電
圧状態は、この排他的論理和回路２３ａの入力端子に供
給される入力信号が異なるものとなっている時間期間中
にハイレベルになる（第３図（Ａ）〜（Ｃ）参照）、排
他的論理和回路２３ｂも排他的論理和回路２３ａ同様に
動作する（第３図ＣＤ）〜（Ｆ）参照）。

このようなことを利用して、配ｌ！間の短絡の有無、ざ
らには、サーマルヘッド等の動作チェックをも行なうこ
とが出来る。

（実施例） 以下、第４図を参照して、この発明の配線間の短絡検出
回路（以下、検出回路と略称することもある。）の実施
例につき説明する。

尚、この発明の検出回路は、電源に接続されかつ配線に
接続される出力端子を有すると共に、検査信号が供給さ
れる入力端子を有するオー７ンコレクタバツフアと、前
述の検査信号及び前述のオープンコレクタバッファの出
力信号が一敗している時は異常なし信号を、不一致の時
は異常信号を出力する論理演算回路とを有する検出段を
複数段具えたことを特徴とするものである。このような
検出段は、例えば第１図を用いて既に説明したオープコ
レクタバッファ２１ａと、排他的論理和回路２３ａとを
具えたもので構成することが出来る。

Ｍ４図は、このような検出段を複数段具えた検出回路を
示したものである。尚、以下の説明において、第１図を
用いて既に説明した構成成分についはそれの詳細な説明
は省略する。

第４図において、２１ａ〜２１ｎ　　（ｎは任意の数、
）は複数個のオープンコレクタバッファを示し、２３ａ
〜２３ｎは複数個の排他的論理和回路を示す、この場合
オープンコレクタバッファと排他的論理来回路とを同数
個具えている。各オープンコレクタバッファの入力端子
にはプルアップ抵抗２５ａ〜２５ｎを介して電圧が供給
されている。これらオープンコレクタバッファ２１ａ〜
２１ｎ及び排他め論理和回路２３ａ〜２３ｎでこの場合
ｎ段の検出段を構成している。又、２９ａ〜２９ｂは検
査信号が入力される入力端子を示し、これら入力端子２
９ａ〜２９ｎは対応するオープンコレクタバッファ２１
ａ〜２１ｎの入力端子にそれぞれ接続されている。又、
２？ａ〜２７ｎは検出回路の出力端子をそれぞれ示し、
これら端子２７ａ〜２７ｎにサーマルヘッド等の被検査
配線パターンを接続する。又、３０ａは電源電圧供給端
子を３０ｂ　（（を接地端子をそれぞれ示す。

尚、この実施例の場合の検出回路は上述の構成成分、の
他に、各排他的論理和回路の、出力信号をそれぞれ保持
するための保持回路４１と、被検出配線パターンへ検査
信号を供給する際にその供給電流を制限する制限抵抗４
’３ａ〜４３ｎを具えている。保持回路４１は、配線間
の短絡個所を示す信号を出力する出力端子４１ａ〜４１
ｎと、各排他的論理和回路の信号を保持させるためのク
ロック信号の入力端子４３と、保持している信号をクリ
アさせる信号の入力端子４５とを具えている。このよう
な保持回路は従来公知の好適な回路で構成することが出
来る。

このような構成の検出回路によって配ａ闇の短絡の有無
を検出する原理は第１図を用いて既に説明した通りであ
るのでその説明を省略するが、このような６検出回路の
使用例につき以下に簡単に説明する。

第４図に３０ａ、３０ｂ、２７ａ　〜２７ｎで示す各端
子を、第５図に示した被検査配線パターンの１５ａ〜＋
５ｆで示す各端子に接続する。この接続に際しては、電
源端子１６ｅ及び３０ａが接続され接地端子＋５ｆ及び
３０ｂが接続されるようにする以外は、検出回路側の出
力端子と、被検査配線パターンの入力端子との接続を任
意に行なうことが出来る。この例の場合は、検出回路の
検出段のうちの６個の検出段を使用することになる このような接続を行なった後、この発明の検出回路の入
力端子２９ａ〜２９ｎのうちの、被検査配線パターンの
１５ａ〜１５ｄに対応する端子に例えば第６図を用いて
既に説明したような駆動信号を入力する。即ち、サーマ
ルヘッド等の駆動信号そのものを配線パターンの短絡検
出のための検査信号として使用する。

検出回路の各排他的論理和回路２３ａ〜２３ｎの出力信
号は保持回路４１に入力されるりＯツク信号によってこ
の保持回路４１に保持される。保持回路に供給するりＯ
ツク信号はシフトクロックよりも速（ζ周波数、例えば
２倍以上の周波のものが好ましい、保持回路４１に保持
された信号は、出力端子４１ａ〜４１ｎを介してハード
ウェア或いはＣＰＵに読み込まれてデコードされ活用さ
れる。この活用の具体的な例は例えば、不良検出時にド
ライバＩＣの電源を遮断させること、不良個所及び内容
をディスプレイ等に表示させること等である。このよう
にすれば、基板に搭載されたドライバＩＣ等の一子め動
作チ・ツクを含め基板上に形成された複数の配線間の短
絡の有無を検出することが出来る。

尚、この発明の検出回路において、各オープンコレクタ
バッファの出力端子側にプルアップ抵抗を介して接続さ
れる電源を、被検査配線パターンを有する基板のドライ
バＩＣ用の電源としておけば、駆動用ドライバＩＣに電
源が供給されていないときは検出回路からは検査信号が
駆動用ドライバＩＣに供給されることがないから、この
ドライバＩＣの被動作時にこれが破損されるという事故
を防ぐことが出来る。

尚、この発明の検出回路はこれ独自で専用の検査装置と
して別途準備しておいでも良い。

又は、この検出回路をサーマルヘッド等の例えばドライ
バＩＣを製作するときに、サーマルヘッドの駆動データ
がこの検出回路を必ず経た後にサーマルヘッドに供給さ
れるようにＩＣ内に予め作り込むようにしても良い。

尚、上述の検出回路の使用例は単なる一例にすぎず、検
出段の設置位置は検査目的に応じて種々の位置に変更す
ることが出来ること明らかである０例えば、検出段を、
上述の設置位置の他に、ドライバＩＣの負荷側の出力端
子部の位置に負荷側への配線毎に設けることも出来る。

又、上述の実施例の場合保持回路を有する構成とした例
で説明したが、検出段に接続されるハードウェアやＣＰ
Ｕの構成によってはこの保持回路が不用になる場合もあ
ることは理解されたい。

（発明の効果） 上述した説明からも明らかなように、この発明の配線間
の短絡検出回路によれば、サーマルヘッドやＬＥＤプリ
ントヘッド等を寅際の使用状態で動作させながら配線間
の短絡検出を行なわせて、異常時にはその短絡位置を明
示すると共にサーマルヘッド自体の動作を停止させるよ
うにすることも出来る。

又、この発明の検出回路の回路構成は非常に簡易なもの
であるから、設備費用は非常に安価なものとなる。

従って、例えばサーマルヘッドやＬＥＤプリントヘッド
の動作および配線パターンの短絡検査を迅速に然も安い
経費で行なうことが出来る。

【図面の簡単な説明】

第１図は、この発明の配線間の短絡検出回路の説明に供
する回路図、 第２図は、第１図に示した回路の短絡不良なしのときの
動作を示すタイミング図、 第３図は、第１図に示した回路の短絡不良ありのときの
動作を示すタイミング図、 第４図は、この発明の実施例を示す図、第５図は、高密
度な配線パターンの一例を示す図、 第６図は、この発明の説明に供する図であって、サーマ
ルヘッド等を駆動するタイミング図である。 １１ａ　〜Ｉｌｎ　＝ドライバＩＣ １３８〜１３ｎ・・・負荷、　　１５．１５ａ　〜１５
ｆ　−・・配線２１ａ〜２１ｎ＝オープンコレクタバツ
フア２３ａ〜２３ｎ　・・・排他的論理和回路２５ａ〜
２５ｎ　・・・プルアップ抵抗２７ａ〜２７ｎ　・・・
出力端子、２９ａ〜２９ｎ　−入力端子３１．３３−・
・配線、　　　　３５−・・ワイヤ屑。 特許出願人　　　　沖電気工業株式会社２１ｔ１．２１
ｂ　：　　７−７’：／コｂ７ｊハーフ７７２３ｔ３．
２３ｋｐ　　：　　１ｌｌ−４ｔ’ｈり’ｄｉＪＲ才Ｄ
ＥＪｋ２ｊａ　、　２５ト：　”７’　７Ｌ−Ｔ　−ｐ
　７’　ｉｇｋ＃ｔ２７、ｆｉ　、　２７１７・出ｒ塙
チ ２Ｑａ、２Ｑｂ　：　入力堝チ ３ｆ、　　ＪＪ　　、配林 ３５　　　　°　ワ４τ屑 ケ豆ｇ−オ炙出０謝トの説１す）−１宍ず曇Ｄ〕第１図 （Ａ）５＋ｏＪ１口」をユニし ｔ＃ （Ｄ）　　　５４　　ｏ」−１５−１１−ｔ。 （Ｅ）　　ｓｒｏ」］−Ｆｌゴー （Ｆ）　　　　Ｓ６０□ Ｏ チ立がかりしのと５の動４毛を星、すタイミンク′圓第
２図 （Ａ＞５ｔｏ−口ｆＵ口１Ｐ− １゜ （Ｂ）　　Ｓｚ’ｏＡ−几−ｔ ｔ。 （Ｃ）　　　ｓＪ′ｏ−」１−ｆＬ− Ｊａ ＜Ｄ＞ｓ４　　　ｏ　　−」７−−］−一一■−−−１
−−−１−−−（Ｅ）　　　ｓ、’ｏＪヒー皿−ゴミ τ。 （Ｆ）　　　：５ｇ’０−ローコ１−！も。 ａｆＬｋ’にすΦヒさの會カ４乍’ｔ；ｒ−ｔクイミン
クｌＤ曳託４列の久ｔｌｒ６不灸巳ロＳ釡１ホ４国第４
図

Claims (1)

【特許請求の範囲】
1. （１）電源に接続されかつ配線に接続される出力端子を
   有すると共に、検査信号が供給される入力端子を有する
   オープンコレクタバッファと、前記検査信号及び前記オ
   ープンコレクタバッファの出力信号が一致している時は
   異常なし信号を、不一致の時は異常信号を出力する論理
   演算回路とを有する検出段を複数段具えたことを特徴と
   する配線間の短絡検出回路。