JPS63231634A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63231634A JPS63231634A JP62066158A JP6615887A JPS63231634A JP S63231634 A JPS63231634 A JP S63231634A JP 62066158 A JP62066158 A JP 62066158A JP 6615887 A JP6615887 A JP 6615887A JP S63231634 A JPS63231634 A JP S63231634A
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- Japan
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に二重化された中央制
御装置と主記憶装置の中間に二重化制御装置を有する情
報処理装置に関する。
御装置と主記憶装置の中間に二重化制御装置を有する情
報処理装置に関する。
従来この種の技術としては、緩衝記憶を有さすに複写元
と同時又は小時間差で複写先の主記憶に複写し、複写元
の障害が発生したらソフトウェアに割込みをして複写を
停止する第１の方式と、緩衝記憶を有し複写元に書込み
が行なわれる時点と複写先に書込みが行なわれる時点と
には時間差があり、複写元に障害が発生したら緩衝記憶
内に書込み情報が残っていても複写を停止する第２の方
式とがある。
と同時又は小時間差で複写先の主記憶に複写し、複写元
の障害が発生したらソフトウェアに割込みをして複写を
停止する第１の方式と、緩衝記憶を有し複写元に書込み
が行なわれる時点と複写先に書込みが行なわれる時点と
には時間差があり、複写元に障害が発生したら緩衝記憶
内に書込み情報が残っていても複写を停止する第２の方
式とがある。
上述した従来の方式のうち、第１の方式は以下の問題点
がある。すなわち、複写元の書込み時の障害のときに複
写先でも書込みが行なわれてしまっており、停止が間に
合わないことがあること、及び複写元の障害の原因が障
害検出以前で、停止をする以前である。
がある。すなわち、複写元の書込み時の障害のときに複
写先でも書込みが行なわれてしまっており、停止が間に
合わないことがあること、及び複写元の障害の原因が障
害検出以前で、停止をする以前である。
また第２の方式は複写元が障害検出してすぐに停止すれ
ば、緩衝記憶に格納されている分の複写情報は複写され
ないため検出以前の原因に対して停止が間に合うが、１
命令の間に複数回の主記憶書込みがなされる場合には、
１命令内での中断を行うと回復が困難な命令が存在する
ため迅速な復旧が不可能であるという問題点がある。
ば、緩衝記憶に格納されている分の複写情報は複写され
ないため検出以前の原因に対して停止が間に合うが、１
命令の間に複数回の主記憶書込みがなされる場合には、
１命令内での中断を行うと回復が困難な命令が存在する
ため迅速な復旧が不可能であるという問題点がある。
本発明の情報処理装置は、Ｍ衝記憶内に命令の区切りを
示すビットを有し、複写元の障害発生信号を受けると、
このビットを照合し、次の区切までは、複写先に書き込
む命令の区切りで複写のための主記憶への書込みを停止
する機能を有している。
示すビットを有し、複写元の障害発生信号を受けると、
このビットを照合し、次の区切までは、複写先に書き込
む命令の区切りで複写のための主記憶への書込みを停止
する機能を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における二重化制御装置のブロック図である。
第１図における二重化制御装置のブロック図である。
二重化された中央制御装置（以下ＣＰＵ）１０゜１１と
二重化された主記憶装置（以下ＭＭ＞２０゜２１はそれ
ぞれアドレスデータバス（以下単にバス＞３０．３１で
接続されている。バス３０からバス３１へは二重化制御
装置（以下ＭＸＣ）４０゜４１と、このＭＸＣ４０，４
１間での信号線及びアドレスデータ通信バス（以下Ｘバ
ス）５０を介して論理的に接続されている。
二重化された主記憶装置（以下ＭＭ＞２０゜２１はそれ
ぞれアドレスデータバス（以下単にバス＞３０．３１で
接続されている。バス３０からバス３１へは二重化制御
装置（以下ＭＸＣ）４０゜４１と、このＭＸＣ４０，４
１間での信号線及びアドレスデータ通信バス（以下Ｘバ
ス）５０を介して論理的に接続されている。
今、ＣＰＵｌ０が動作していてバス３０を介してＭＭ２
０に書込みを行うと、ＭＸＣ４０はその書込みアドレス
と書込みデータをＭＸＣ４１にＸバス５０を介して転送
する。またＣＰＵｌ０．ＭＭ２０．バス３０の障害を検
出するとＭＸＣ４１に障害を信号線ＥＲＲ６０で報告す
る。ＭＸＣ４１は受信した書込みアドレスとデータを内
部の緩衝記憶回路（以下ＱＵＥ＞４２に格納する。また
ＭＸＣ４１はこの格納された書込みアドレスとデータを
順次読み出して複写先のＭＭ２１に書き込むことにより
複写動作を完了する。命令区切り。
０に書込みを行うと、ＭＸＣ４０はその書込みアドレス
と書込みデータをＭＸＣ４１にＸバス５０を介して転送
する。またＣＰＵｌ０．ＭＭ２０．バス３０の障害を検
出するとＭＸＣ４１に障害を信号線ＥＲＲ６０で報告す
る。ＭＸＣ４１は受信した書込みアドレスとデータを内
部の緩衝記憶回路（以下ＱＵＥ＞４２に格納する。また
ＭＸＣ４１はこの格納された書込みアドレスとデータを
順次読み出して複写先のＭＭ２１に書き込むことにより
複写動作を完了する。命令区切り。
信号（°以下ＴＮＳＴ）７０は各命令の最初の書込み時
のみ“１”になり命令の区切りが判明できるよう゛にす
る。
のみ“１”になり命令の区切りが判明できるよう゛にす
る。
ＭＸ０４１では、ＭＸＣ４０からの書込みアドレスと書
込みデータ情報はｌＮ５Ｔ７０の情報とともにＱＵＥ４
２に格納される。ＱＵＥ４２の内容例を第３図に示す。
込みデータ情報はｌＮ５Ｔ７０の情報とともにＱＵＥ４
２に格納される。ＱＵＥ４２の内容例を第３図に示す。
ｌＮ５ＴＦ４２１は命令の区切りを示フィールドビット
で、′１”のときに次の命令での最初の書込み情報であ
ることを示す、ＡＤＤ４２２は書込みアドレスを示すフ
ィールドであり、ＤＡＴＡ４２３は書込みデータを示す
フィールドである。
で、′１”のときに次の命令での最初の書込み情報であ
ることを示す、ＡＤＤ４２２は書込みアドレスを示すフ
ィールドであり、ＤＡＴＡ４２３は書込みデータを示す
フィールドである。
第３図はある時点の命令でＣＰＵ３０からＭＭ２０に対
しその２１番地にデータ２０１の書込みがなされ、次に
同−命令内で２０１０１番地４１″の書込みがなされ、
同様に２０２０２番地４２”、２０３０３番地４３”、
２０４０４番地４４”と書込みが行なわれ、次の命令で
２２番地に“２０５”の書込みがなされ、次に２０５０
５番地３１″が２０６０６番地２″が書き込、まれ、次
の命令で１２番地に“４００″の書込みがされているこ
とを示す。ＭＸＣ４１としてはＭＭ２１の同じアドレス
に同じデータを書き込む（複写する）必要がある。複写
書込み制御回路（以下、ＣＰＣＩＲ）４３はこの書込み
動作を行う回路を有するブロックであり、ＭＸＣ４０か
らの書込みアドレスとデータ情報のＱＵＥ４２への格納
が１命令分終了するとともにＣＰＣＩＲ４３に起動がか
かり、ＣＰＣＩＲ４３はＱＵＥ４２から書込みアドレス
とデータを読みとり、ＭＭ２１に書込みを行う動作をす
る。
しその２１番地にデータ２０１の書込みがなされ、次に
同−命令内で２０１０１番地４１″の書込みがなされ、
同様に２０２０２番地４２”、２０３０３番地４３”、
２０４０４番地４４”と書込みが行なわれ、次の命令で
２２番地に“２０５”の書込みがなされ、次に２０５０
５番地３１″が２０６０６番地２″が書き込、まれ、次
の命令で１２番地に“４００″の書込みがされているこ
とを示す。ＭＸＣ４１としてはＭＭ２１の同じアドレス
に同じデータを書き込む（複写する）必要がある。複写
書込み制御回路（以下、ＣＰＣＩＲ）４３はこの書込み
動作を行う回路を有するブロックであり、ＭＸＣ４０か
らの書込みアドレスとデータ情報のＱＵＥ４２への格納
が１命令分終了するとともにＣＰＣＩＲ４３に起動がか
かり、ＣＰＣＩＲ４３はＱＵＥ４２から書込みアドレス
とデータを読みとり、ＭＭ２１に書込みを行う動作をす
る。
今、第３図の内容がＱＵＥ４２に書かれており、ＱＵＥ
アドレスが′３”の情報すなわち２０２アドレス辷“４
２”のデータを書込み中にＥＲＲ６０を介してＭＸＣ４
０から障害報告があったとすると、ＣＰＣＩＲ４３はそ
の障害報告を保持しておき、ＱＵＥアドレス“５”まで
書き込んだ後にＱＵＥアドレスが°゛６”の命令区切り
フィールドｌＮ５ＴＦ４２１のビットが“１”になって
いるので、データの複写を停止する。次にシステム復旧
のときは、障害を検出した側の反対側である複写先であ
った側から復旧動作を開始するため、命令内の矛盾はな
く復旧動作を行うことができるので、迅速なシステム復
旧が可能となる。
アドレスが′３”の情報すなわち２０２アドレス辷“４
２”のデータを書込み中にＥＲＲ６０を介してＭＸＣ４
０から障害報告があったとすると、ＣＰＣＩＲ４３はそ
の障害報告を保持しておき、ＱＵＥアドレス“５”まで
書き込んだ後にＱＵＥアドレスが°゛６”の命令区切り
フィールドｌＮ５ＴＦ４２１のビットが“１”になって
いるので、データの複写を停止する。次にシステム復旧
のときは、障害を検出した側の反対側である複写先であ
った側から復旧動作を開始するため、命令内の矛盾はな
く復旧動作を行うことができるので、迅速なシステム復
旧が可能となる。
以上説明したように本発明は、複写元側から複写先側へ
命令の区切りを示す信号と障害検出信号を送り、複写先
側では緩衝記憶を有して、障害検出の報告がなされた場
合には、現在複写動作中の命令の終りまで完了したのち
に複写動作を完了することにより同−命令内の複写中断
による論理矛盾をなくすことにより、複写先側からのシ
ステム復旧を迅速に行うことができる効果がある。
命令の区切りを示す信号と障害検出信号を送り、複写先
側では緩衝記憶を有して、障害検出の報告がなされた場
合には、現在複写動作中の命令の終りまで完了したのち
に複写動作を完了することにより同−命令内の複写中断
による論理矛盾をなくすことにより、複写先側からのシ
ステム復旧を迅速に行うことができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における二重化制御装置のブロック図、第３図は
第２図における緩衝記憶の内容例を示す図である。 １０．１１・・・中央制御装置（ＣＰＵ）、２０゜２１
・・・主記憶装置（ＭＭ＞、３０．３１・・・アドレス
データバス、４０．４１・・・二重化制御装置（ＭＸＣ
）、４２・・・緩衝記憶（ＱＵＥ＞、４３・・・複写書
込み制御回路（ＣＰＣＩ Ｒ＞ 、５０・・・アドレス
データ通信バス（Ｘバス）、６０・・・障害報告信号Ｅ
Ｒ，Ｒ１７０・・・命令区切り信号（ＩＮＳＴ）、４
２１・・・命令区切りフィールドビットｌＮ５ＴＦ、４
２２・・・書込みアドレスフィールド（ＡＤＤ＞、４２
３・・・書込みデータフィールド（ＤＡＴＡ）。 茅１ 図 茅λ図 第３ 口
第１図における二重化制御装置のブロック図、第３図は
第２図における緩衝記憶の内容例を示す図である。 １０．１１・・・中央制御装置（ＣＰＵ）、２０゜２１
・・・主記憶装置（ＭＭ＞、３０．３１・・・アドレス
データバス、４０．４１・・・二重化制御装置（ＭＸＣ
）、４２・・・緩衝記憶（ＱＵＥ＞、４３・・・複写書
込み制御回路（ＣＰＣＩ Ｒ＞ 、５０・・・アドレス
データ通信バス（Ｘバス）、６０・・・障害報告信号Ｅ
Ｒ，Ｒ１７０・・・命令区切り信号（ＩＮＳＴ）、４
２１・・・命令区切りフィールドビットｌＮ５ＴＦ、４
２２・・・書込みアドレスフィールド（ＡＤＤ＞、４２
３・・・書込みデータフィールド（ＤＡＴＡ）。 茅１ 図 茅λ図 第３ 口
Claims (1)
- それぞれ二重化されている中央制御装置と主記憶装置で
構成されているシステムにおいて、前記中央制御装置間
に他方の主記憶装置に書込みを行い両系の主記憶装置の
内容を常に一致させる主記憶複写装置であって、前記主
記憶複写装置内に緩衝記憶回路を有し、この緩衝記憶回
路には書き込むべき主記憶番地と書込み情報の他に命令
実行単位を示すビットを保持することにより、複写元側
の装置の障害が発生したとき命令の切れ目で複写を停止
することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066158A JPS63231634A (ja) | 1987-03-20 | 1987-03-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066158A JPS63231634A (ja) | 1987-03-20 | 1987-03-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63231634A true JPS63231634A (ja) | 1988-09-27 |
Family
ID=13307772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066158A Pending JPS63231634A (ja) | 1987-03-20 | 1987-03-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63231634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03148737A (ja) * | 1989-11-06 | 1991-06-25 | Nippon Telegr & Teleph Corp <Ntt> | ２重化メモリ装置のメモリデータ一致制御方式 |
-
1987
- 1987-03-20 JP JP62066158A patent/JPS63231634A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03148737A (ja) * | 1989-11-06 | 1991-06-25 | Nippon Telegr & Teleph Corp <Ntt> | ２重化メモリ装置のメモリデータ一致制御方式 |
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