JPS63224519A - クロツク生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えば光デイスク装置等においてクロックを生
成するのに用いて好適なりロック生成回路に関する。

〔発明の概要〕

本発明においては、クロックデータとクロックデータと
は異なる周波数のクロックの位相比較を行う位相比較回
路を含むＰＬＬ回路に、クロックデータの間隔に対応し
た信号が供給される。

〔従来の技術〕

第１３図は光デイスク装置におけるサンプルサーボのサ
ーボバイトパターンを表わしている。光ディスクの各セ
クタは４３のサーボブロックからなり、１サーボブロツ
クは２バイトのサーボバイトとそれに続く１６バイトの
データバイトにより構成される。サーボバイトは２つの
ウォブルドビットと１つのクロックピットからなり、ウ
ォブルドビットはトラックセンタの左右に配置されてい
る。ピックアップ（情報検出用の光スポット）がトラッ
クセンタをトレースすると、左右のウォブルドビットに
おける光量の低下量が等しくなり、トレース位置が左右
にずれると、そのずれの方向と量に対応して２つのウォ
ブルドビットにおける光量の低下量が変化する。従って
２つの位置における低下量の差（ＲＦ倍信号レベル差）
からトラッキングエラー信号が生成され、このトラッキ
ングエラー信号が続くデータバイトの区間ホールドされ
る。

また２つのウォブルドピットは１６トラツク毎により長
い間隔とより短い間隔に変化され、この間隔の変化を検
出することにより、高速サーチ時においてもトラックの
数を正確にカウント（１６トラツクカウンテイング）す
ることができるようになっている。

さらに後に位置するウォブルドビットとクロックピット
の距離りは、データバイト中に現われない特殊な長さに
設定されている。従ってこの距離りを同期信号として検
出することができる。検出した同期信号を元にして各種
のタイミング信号が生成される。クロックはクロックビ
ットの検出信号に対応して生成される。尚距離りの鏡面
部はフォーカスエリアとされ、そこにおいてフォーカス
エラー信号が検出され、続くデータバイトの区間ホール
ドされる。

このようなサーボバイトが記録されたディスクを再生し
、クロックを生成する場合、例えば第９図に示すような
ＰＬＬ回路を用いることが考えられる０位相比較回路（
ＰＤ）３１にはクロックデータと分周回路３４の出力と
が入力される。

クロックデータは例えば第１０図に示す回路により生成
される。ピックアップ（光スポット）がサーボバイトを
トレースすると、ピットの有る部分でＲＦ倍信号レベル
が低下するので、ピットの位置に対応して第１１図（ａ
）に示す如きパルス列を得ることができる。このパルス
列の間隔を検出することにより同期信号を検出し、その
同期信号を基準にしてクロックビットに対応して発生さ
れるクロックデータをゲートするゲートパルス（第１１
図（ｂ））が生成される。このパルス列とゲートパルス
をアンドゲート３５に入力すると、クロックビットに対
応したクロックデータのみが分離される。このクロック
データがＰＬＬ回路の位相比較回路３１に入力される。

位相比較回路３１はクロックデータと分周回路３４の出
力の位相比較を行い、その結果をローパスフィルタ（Ｌ
ＰＦ）３２に出力する。ローパスフィルタ３２により平
滑された信号は電圧制御発振回路（ＶＣＯ）３３にその
制御信号として供給される。電圧制御発振回路３３によ
り発生された制御信号に対応した位相のクロック（例え
ば１１．１４５６　Ｍ　Ｈｚ　）は分周回路３４により
２７０分周され、４１．２８ＫＨｚの信号（クロック）
として位相比較回路３１に入力される。

このようにしてＰＬＬ回路がクロックデータに同期した
クロックを抽出、生成する。

〔発明が解決しようとする問題点〕

このようなサーボバイトが記録された例えば５インチの
ＤＲＡＷディスクを１８０Ｏｒｐｍで回転させた場合、
クロックビット（クロックデータ）の繰り返し周波数は
４１．２８ＫＨｚになる（第１２図）、このクロックデ
ータのパルス列のパルス幅を半クロック（約４５ｎｓ）
とすると、そのスペクトラムは第３図に示すように、ク
ロック周波数１１゜１４５６　Ｍ　Ｈｚの前後に、４１
　、２８　Ｋ　Ｈｚのサンプリング周波数の間隔でエネ
ルギーが間欠的に分布するようになる。そのパルス幅を
変えるとスペクトラムは第４図に示すようになる。

上述したＰＬＬ回路は、位相比較回路３１において同一
周波数の入力信号の位相比較を行っているので、１１．
１４５６ＭＨｚ±４１．２８ＮＫＨｚ（Ｎは整数）のス
ペクトラムにミスロックするおそれがない、しかしなが
ら位相比較を分周回路３４の分局出力で行っているため
、位相感度が１／２７０に低下し、電圧制御発振回路３
３のドリフト等周波数ずれに対して弱く、温度変化等に
よりクロックとクロックデータとの位相関係がずれてし
まう欠点がある。

そこで本発明は温度変化等により位相関係がずれないよ
うにクロックを正確に生成できるようにするものである
。

〔問題点を解決するための手段〕

本発明はクロック生成回路において、クロックデータと
クロックデータとは異なる周波数のクロックの位相比較
を行う位相比較回路と１位相比較回路の出力を平滑する
ローパスフィルタと、ローパスフィルタの出力に対応し
て制御され、クロックを発生する電圧制御発振回路とに
より構成されるＰＬＬ回路と、クロックデータ若しくは
それに同期した信号の間隔をクロックをカウントするこ
とにより検出するカウンタと、カウンタのカウント値に
対応した信号をＰＬＬ回路に供給する供給回路とを備え
ることを特徴とする。

〔作用〕

位相比較回路は入力されるクロックデータとクロックの
位相比較を行う、クロックデータとクロックの周波数は
相互に異なっている０位相比較回路の出力はローパスフ
ィルタにより平滑され、電圧制御発振回路に供給される
。電圧制御発振回路が出力するクロックは位相比較回路
に入力されている。これらによりクロックデータに同期
してクロックを生成するＰＬＬ回路が構成されている。

カウンタにはクロックデータ若しくはそれに同期した信
号とクロックが入力され、クロックをカウントすること
によりその信号の間隔が検出される。カウンタの出力は
供給回路を介してＰＬＬ回路に供給される。

（実施例〕 第１図は本発明のクロック生成回路のブロック図である
。第９図における場合と対応する部分には同一の符号を
付しである。但し本発明においては電圧制御発振回路３
３の発振周波数は２２．２９　Ｍ　Ｈｚに、また分周回
路３４の分周比は２に。

各々設定されている１発振周波数を１１．１４５６　Ｍ
　Ｈｚに設定するとき分周回路３４は必ずしも必要では
ない。

従って位相比較回路３１は周波数が４１．２８ＫＨｚの
クロックデータと１１．１４５６ＭＨｚのクロックとの
位相を比較することになる。

第５図は本発明の位相比較回路３１のブロック図である
。スポット光がサーボバイト区間のクロックピットの近
傍をトレースすると、ＲＦ倍信号波形は第６図（ａ）に
示すようになる。すなわちクロックビットの部分あるい
はキズ、ゴミ等がある部分においてディスクからの反射
光が減少し、その受光量に対応したＲＦ倍信号レベルは
低下する。

このＲＦ信号番図示せぬ回路により微分し、そのエツジ
情報を検出すると同図（ｂ）に示すエツジデータ信号（
入力信号）が得られる。また上述したようにタイミング
信号生成回路（図示せず）は検出した同期信号を基準に
してエツジデータ信号をゲートするゲート信号（第６図
（Ｃ））を生成する。このエツジデータ信号とゲート信
号がアンドゲート１に入力されるので、アンドゲート１
はゴミ、キズ等によるパルスを出力せず、エツジデータ
信号（４１，２８・ＫＨｚ）のみを出力する（第６図（
ｄ））。

アンドゲート１の出力はＲ−Ｓフリップフロップ２に入
力され、フリップフロップ２はその立ち上がりエツジで
セットされる（第６図（ｅ））、フリップフロップ２の
出力はラッチ回路としての遅延形フリップフロップ３の
データ端子に入力される。

そのクロック端子には比較される基準信号としてのクロ
ック（例えば１１．１４５６ＭＨｚ）が入力されている
ので、フリップフロップ３はクロックの立ち上がりエツ
ジのタイミングでデータ端子のデータをラッチする（第
６図（ｆ）、（ｉ））、フリップフロップ３の出力０端
子はフリップフロップ２のリセット端子に接続され、生
成回路が構成されている。従ってフリップフロップ３の
出力０（第６図（ｆ））の立ち下がりエツジによりリセ
ットされるので、フリップフロップ２はエツジデータと
クロックの時間差（位相）情報に対応した幅のパルス（
第６図（ｅ））を出力する。

ブリップフロップ２より高レベルの信号（イネーブル信
号）が入力されているとき、３ステートのバッファ６は
イネーブル状態となり、低レベルの信号を出力する（第
６図（１））、この信号は抵抗Ｒにより電流に変換され
、一方の極性の電流工□が流れる。この電流Ｉ、はクロ
ックを生成するＰＬＬ回路の一部を構成するローパスフ
ィルタ３２に出力される。ブリップフロップ２より低レ
ベルの信号が入力されているときバッファ６はオープン
状態になる。

フリップフロップ３の出力Ｑ（第６図（ｉ））はラッチ
回路としての遅延形フリップフロップ４のデ−タ端子に
入力されている。そのクロック端子には位相を反転した
クロック（第６図（ｈ））が入力されているので、フリ
ップフロップ４はクロックの他方のエツジのタイミング
においてフリップフロップ３の出力Ｑをラッチする（第
６図（ｊ　））、ブリップフロップ３の出力Ｑとフリッ
プフロップ４の出力０が生成回路としてのアンドゲート
５に入力されているので、アンドゲート５はクロックの
一方のエツジと他方のエツジの幅に対応したパルス（第
６図（ｋ））を出力する。

３ステートのバッファ７は、アンドゲート５より高レベ
ルの信号（イネーブル信号）が入力されているときイネ
ーブル状態となり、バッファ６とは反対極性の信号（高
レベルの信号）を出力する（第６図（ｍ））、この信号
は抵抗Ｒにより電流に変換され、上述した場合とは逆極
性の電流工２が流れる。この電流Ｉ２もローパスフィル
タ３２に出力される。

フリップフロップ２の出力はクロックデータのエツジと
クロックのエツジの時間差に対応しており、アンドゲー
ト５の出力はクロックの１／２の周期（一方のエツジと
他方のエツジの幅）に対応している。フリップフロップ
２の出力だけを位相比較結果として出力することも可能
であるが、ローパスフィルタを介してフリップフロップ
２の出力とアンドゲート５の出力の差を出力することに
より、エツジ（クロックデータ）の繰り返し周期に依存
しない位相比較結果とすることができる。従ってディス
クの回転数が変動したとしても位相比較結果の変動を防
止することができる。エツジ間隔が変化する信号の位相
比較を行うことも可能である。

また１つのエツジのみを位相比較情報としているため、
第６図（ｂ）に破線で示すようにパルスの幅が変化した
としても、これにより比較結果が変動することはない。

さらにバッファ６．７はサンプリング期間のみイネーブ
ル状態となり、他の期間はオープン状態となるため、サ
ンプリング（イネーブル）期間において位相比較した結
果を他の（オープン）期間ホールドするという所謂サン
プルホールド動作を位相比較回路自体において行うこと
ができる。

第７図は位相比較回路３１の他の実施例のブロック図で
あり、第８図はそのタイミングチャートである（第５図
、第６図における場合と対応する部分には同一の符号を
付しである）、この実施例においてはフリップフロップ
４の出力Ｑ（第８図（０））によりフリップフロップ２
がリセットされ、またフリップフロップ２の出力とフリ
ップフロップ３の出力０が、生成回路としてのアンドゲ
ート１１に入力され１時間差情報信号（第８図（ｎ））
が生成、出力されるようになっている。

第５図の実施例の場合、フリップフロップ２が出力する
信号の最小の時間差は、フリップフロップ２のデータセ
ットアツプ時間と、フリップフロップ３のクロック入力
から出力０が発生されるまでの遅延時間と、フリップフ
ロップ２のリセット入力から出力Ｑが反転するまでの時
間を加算した値で規制される。これに対して第７図の実
施例の場合、フリップフロップ２のデータセットアツプ
時間と、フリップフロップ３のクロック入力から出力０
が発せられるまでの遅延時間を加算した値に規制される
。従って第７図の実施例の方がより高速となる。

尚以上においては出力回路に３ステートのバッファ６．
７を用いたが、電流源をスイッチングし、位相比較出力
を送出する期間のみ電流が出力されるように構成するこ
とも可能である。

このようにして位相比較回路３１、ローパスフィルタ３
２、電圧制御発振回路３３、分周回路３４よりなるＰＬ
Ｌ回路により、４１　、２８　Ｋ　Ｈｚのクロックデー
タに同期して、１１．１４５６ＭＨｚのクロックが発生
される。

第１図において４１は検出回路である。検出回路４１に
は分周回路３４が出力する１１．１４５６　Ｍ　Ｈｚの
クロックと、同期信号等のクロックデータに同期した信
号が入力されている（図中破線で示すようにクロックデ
ータそのものであってもよい）。

第２図は検出回路４１の実施例を示している。

検出確度を上げるため、同期信号（クロックデータと同
様に４１．２８ＫＨｚとなる）は分周回路２５に入力さ
れ、４分周される０分周回路２５は４分周したタイミン
グで（１０、３２Ｋ　Ｈｚの繰り返し周波数で）所定幅
のパルスを出力する。このパルスはクロックをカウント
するカウンタ２１に入力され、カウンタ２１は入力され
るパルスの立ち上がりエツジのタイミングでカウント値
をラッチ回路２２に移送し、立ち下がりエツジのタイミ
ングでカウント値をリセットし、新たなカウント動作を
開始する。このようにしてカウンタ２１はクロックをカ
ウントすることにより同期信号の間隔（この場合は４倍
の間隔）を検出する。クロックの周波数が１１．１４５
６ＭＨｚなので同期信号（４１，２８に’）（ｚ・）の
間隔は正常時２７０クロツクに対応する。ＰＬＬ回路が
１１　、１４５６　Ｍ　Ｈｚ±４１．２８ＮＫＨｚのス
ペクトラムにミスロックしているときこの値は２７０±
Ｍ２クロックとなる。いま４分周しているのでカウンタ
２１のカウント値Ｃは１０８０±Ｍとなり、１０７７乃
至１０８３をＰＬＬ回路のロック範囲とすると、カウン
ト値Ｃが１０７７未満のとき又は１０８３を超えるとき
ロックが外れたことになる。

カウンタ２１より移送され、ラッチ回路２２にラッチさ
れた値Ｃは比較回路２３において基準値と比較される６
比較回路２３はカウント値Ｃが１０７７乃至１０８３の
間にあるときロック検出信号として例えばＨ信号を出力
し、その範囲外のときＬ信号を出力する。ロック検出信
号は３ステートノバツフア２４にその制御信号としても
供給される。Ｈ信号が入力されたときバッファ２４はオ
ープン状態となり、このときローパスフィルタ３２に外
乱信号（周波数制御信号）は出力されなレー０Ｌ信号が
入力されるとバッファ２４はイネーブル状態になる。こ
の場合比較回路２３は、カウント値Ｃが１０７７未満の
ときバッファ２４に例えばＬ信号を出力させ、１０８３
より大のときＨ信号を出力させる。このバッファ２４の
出力がローパスフィルタ３２を介して電圧制御発振回路
３に供給され、その発振周波数を上下させる。

バッファ２４の出力によるＰＬＬ回路の駆動力は位相比
較回路３１の出力による駆動力より大きく設定される。

その結果バッファ２４より出力が発せられたときＰＬＬ
回路はロック範囲の周波数まで速やかに駆動される。ま
た位相比較回路３１は相互に異なる周波数のデータクロ
ックとクロックの位相比較を行うが、ＰＬＬ回路が周波
数制御ループを持つことになるので異なるスペクトラム
へのミスロックが防止される。

あるいはまた駆動力に差を設ける代わりに、バッファ２
４より出力が発せられるとき位相比較回路３１からの出
力を実質的に遮断するようにしてもよい。

尚クロックデータがゲートパルス内に入らず、従って位
相比較回路３１に入力されないときは、出力を遮断する
等して検出回路４１の動作を実質的に禁止させたり、直
前のサーボバイトにおける動作をそのままホールドさせ
たりして、保護動作を行うようにするのが好ましい、こ
のようにすると電圧制御発振回路３３の発振周波数が異
常に高くなったり、低くなったりすることを防止するこ
とができる。

以上においてはラッチ回路２２と比較回路２３を供給回
路としてカウンタ２１のカウント値に対応する信号を生
成、出力するようにしたが、例えば供給回路としてＤ／
Ａコンバータを設け、それによりカウント値をＤ／Ａ変
換してローパスフィルタ３２に出力するようにしてもよ
い。

〔効果〕

以上の如く本発明はクロック生成回路において。

クロックデータとクロックデータとは異なる周波数のク
ロックの位相比較を行う位相比較回路と、位相比較回路
の出力を平滑するローパスフィルタと、ローパスフィル
タの出力に対応して制御され。

クロックを発生する電圧制御発振回路とにより構成され
るＰＬＬ回路と、クロックデータ若しくはそれに同期し
た信号の間隔をクロックをカウントすることにより検出
するカウンタと、カウンタのカウント値に対応した信号
をＰＬＬ回路に供給する供給回路とを備えるようにした
ので、異なるスペクトラムへのミスロックを防止し、正
確なりロックの生成が可能になる。

【図面の簡単な説明】

第１図は本発明のクロック生成回路のブロック図、第２
図はその検出回路のブロック図、第３図及び第４図はそ
のクロックデータのスペクトラム図、第５図はその位相
比較回路のブロック図、第６図はそのタイミングチャー
ト、第７図はその位相比較回路の他の実施例のブロック
図、第８図はそのタイミングチャート、第９図は従来の
クロック生成回路のブロック図、第１０図はそのクロッ
クデータ生成回路のブロック図、第１１図はそのタイミ
ングチャート、第１２図はそのクロックデータの説明図
、第１３図はそのサーボバイトパターンの説明図である
。 １・・・アンドゲート ２・・・Ｒ−Ｓフリップフロップ ３．４・・・遅延形フリップフロップ ５・・・アンドゲート ６．７・・・バッファ １１・・・アンドゲート ２１・・・カウンタ ２２・・・ラッチ回路 ２３・・・比較回路 ２４・・・バッファ ２５・・・分局回路 ３１・・・位相比較回路 ３２・・・ローパスフィルタ ３３・・・電圧制御発振回路 ３４・・・分局回路 ３５・・・アンドゲート ４１・・・検出回路 以上

Claims (1)

1. 【特許請求の範囲】 クロックデータと該クロックデータとは異なる周波数の
   クロックの位相比較を行う位相比較回路と、該位相比較
   回路の出力を平滑するローパスフィルタと、該ローパス
   フィルタの出力に対応して制御され、クロックを発生す
   る電圧制御発振回路とにより構成されるＰＬＬ回路と、 該クロックデータ若しくはそれに同期した信号の間隔を
   該クロックをカウントすることにより検出するカウンタ
   と、該カウンタのカウント値に対応した信号を該ＰＬＬ
   回路に供給する供給回路とを備えることを特徴とするク
   ロック生成回路。