JPS63214865A - 付加プロセサ制御回路 - Google Patents
付加プロセサ制御回路Info
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- JPS63214865A JPS63214865A JP62047993A JP4799387A JPS63214865A JP S63214865 A JPS63214865 A JP S63214865A JP 62047993 A JP62047993 A JP 62047993A JP 4799387 A JP4799387 A JP 4799387A JP S63214865 A JPS63214865 A JP S63214865A
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- JP
- Japan
- Prior art keywords
- processor
- additional processor
- additional
- main processor
- signal
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理システムにおける付加プロセサの制御
に関し、特に主プロセサと付加プロセサとの同期に関す
る。
に関し、特に主プロセサと付加プロセサとの同期に関す
る。
（従来の技術）
従来、この種の付加プロセサの同期制御は、ソフトウェ
アによって付加プロセサの状態をポーリングすることに
よって行われていた。
アによって付加プロセサの状態をポーリングすることに
よって行われていた。
（発明が解決しようとする問題点）
上述し九従来の付加プロセサ制御回路では主プロセサと
付加プロセサとの同期をソフト９エアによるポーリング
によって行わなければならないため、ソフトウェアのオ
ーバヘッドが増加するという欠点がある。また、付加プ
ロセサの状態をデータバスから読出すために、パスのト
ラフィックも増加するという欠点がある。
付加プロセサとの同期をソフト９エアによるポーリング
によって行わなければならないため、ソフトウェアのオ
ーバヘッドが増加するという欠点がある。また、付加プ
ロセサの状態をデータバスから読出すために、パスのト
ラフィックも増加するという欠点がある。
本発明の目的は、主プロセサと付加プロセサとの間に付
加プロセサが演算の終了した旨であることを示すクリッ
プフロップを設け、その出力を主プロセサが内蔵するマ
イクロプログラムでポーリングするとと【より上記欠点
を除去し、オーバヘッドの増加およびトラフィックの増
加を防ぐことができるように構成した付加プロセサ制御
回路を提供することＫある。
加プロセサが演算の終了した旨であることを示すクリッ
プフロップを設け、その出力を主プロセサが内蔵するマ
イクロプログラムでポーリングするとと【より上記欠点
を除去し、オーバヘッドの増加およびトラフィックの増
加を防ぐことができるように構成した付加プロセサ制御
回路を提供することＫある。
（問題点を解決するための手段）
本発明による付加プロセサ制御回路は、ツリツブフロッ
プと、デコーダとを具備して構成し九ものである。
プと、デコーダとを具備して構成し九ものである。
フリップ７０ツブは、通常、初期状態に初期化されてい
て、主プロセサによって付加プロセサの状態の読出しが
検出され虎ときくリセットされるとともに付加プロセサ
での演算終了によってセットされ、状態を監視できるよ
うにマイクロプログラムによりポーリング可能な主プロ
セサへ状態を出力するためのものである。
て、主プロセサによって付加プロセサの状態の読出しが
検出され虎ときくリセットされるとともに付加プロセサ
での演算終了によってセットされ、状態を監視できるよ
うにマイクロプログラムによりポーリング可能な主プロ
セサへ状態を出力するためのものである。
デコーダは、主プロセサによる付加プロセサの状態の読
出しが検知されたことをデコードするためのものである
。
出しが検知されたことをデコードするためのものである
。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による付加プロセサ制御回路の一実施
例をプロセサとともく示すブロック図である。第１図く
おいて、１は主プロセサ、２は付加プロセサ、３はデ″
コーダ、４はフリップ７ａツブである。
例をプロセサとともく示すブロック図である。第１図く
おいて、１は主プロセサ、２は付加プロセサ、３はデ″
コーダ、４はフリップ７ａツブである。
第１図において、主プロセサ１はマイクロプログラムに
よって制御され、付加プロセサ２とはアドレスバス信号
＠１１、データバス信号、！１１１２、および制御信号
パス信号線１３を経由して接続される。また、主プロセ
サ１はマイクロプログラムによってポーリング可能ｆｋ
信号を信号ＭＩＩ４により入力している。
よって制御され、付加プロセサ２とはアドレスバス信号
＠１１、データバス信号、！１１１２、および制御信号
パス信号線１３を経由して接続される。また、主プロセ
サ１はマイクロプログラムによってポーリング可能ｆｋ
信号を信号ＭＩＩ４により入力している。
主プロセサ１は付加プロセサ２に対してアドレスバス信
号ｌ５１１、データバス信号＃１２、および制御信号バ
ス信号＠１３を経由して演算対象となるデータの転送、
演算開始の指令、およびステータスの引取りを行うこと
が可能である。
号ｌ５１１、データバス信号＃１２、および制御信号バ
ス信号＠１３を経由して演算対象となるデータの転送、
演算開始の指令、およびステータスの引取りを行うこと
が可能である。
付加プロセサ２は、演算処理の終了時に終了信号を信号
＃！１５上に送出する。信号線１ｓ上の終了信号はクリ
ップ７０ツブ４のセット入力端子へ接続されており、フ
リップフロップ４は付加プロセサ２での演算処理の終了
時にセットされる。
＃！１５上に送出する。信号線１ｓ上の終了信号はクリ
ップ７０ツブ４のセット入力端子へ接続されており、フ
リップフロップ４は付加プロセサ２での演算処理の終了
時にセットされる。
デコーダ３０入力にはアドレスバス信号線１１および制
御信号バス信号線１３が接続され、主プロセサ１から付
加プロセサ２の状態の読出しが行われ九ことを解読して
、そのタイミングで信号を信号１１１ｇ上に出力す本。
御信号バス信号線１３が接続され、主プロセサ１から付
加プロセサ２の状態の読出しが行われ九ことを解読して
、そのタイミングで信号を信号１１１ｇ上に出力す本。
信号ｍ１Ｂ上の信号はクリップフロップ４のリセット入
力１子へ接続されており、クリップフロップ４は主プロ
セサ１から付加プロセサ２の状態を読出した時点でリセ
ットされる。クリップフロップ４の出力は信号線１４を
介して主プロセサ１に入力される。
力１子へ接続されており、クリップフロップ４は主プロ
セサ１から付加プロセサ２の状態を読出した時点でリセ
ットされる。クリップフロップ４の出力は信号線１４を
介して主プロセサ１に入力される。
第２図は、第１図に示す付加プロセサ制御回路の動作概
要を示すタイミング図である。
要を示すタイミング図である。
アドレスバス信号線１１上に付加プロセサ２を指定する
アドレスが出力され、データバス信号線１２上に演算開
始指令が出力され、且つ、制御１号バス信号線１３上に
送出されている書込みストローブが真となった時点で、
付加プロセサ２は演算処理を開始し、付加プロ七す２は
演算処理が終了した時点で１号１１！１ｇ上のデコード
信号が真となる。信号＠１Ｓ上のデコード信号が真とな
ると、クリップフロップ４から信号Ｎ１４上に送出され
た出力信号は真にセットされる。
アドレスが出力され、データバス信号線１２上に演算開
始指令が出力され、且つ、制御１号バス信号線１３上に
送出されている書込みストローブが真となった時点で、
付加プロセサ２は演算処理を開始し、付加プロ七す２は
演算処理が終了した時点で１号１１！１ｇ上のデコード
信号が真となる。信号＠１Ｓ上のデコード信号が真とな
ると、クリップフロップ４から信号Ｎ１４上に送出され
た出力信号は真にセットされる。
主プロセサ１は信号線１４を監視し、信号線１４上の信
号が真の間は付加プロ七す２が演算処理が未完了である
と判断して次の処理を待ち、信号１！１４上の信号が真
になるのを確認した後に付加プロセサ２の状態を読出す
。
号が真の間は付加プロ七す２が演算処理が未完了である
と判断して次の処理を待ち、信号１！１４上の信号が真
になるのを確認した後に付加プロセサ２の状態を読出す
。
主プロセサ１が付加プロセサ２の状態を読出すときＫは
、アドレスバス信号線１１上に付加プロセサ２のアドレ
スを出力し、さらに制御パス信号ｌＮ１３上の続出しス
トａ−プを真とする。このとき、デコーダ３から信号線
１６上への出方信号を真とする。
、アドレスバス信号線１１上に付加プロセサ２のアドレ
スを出力し、さらに制御パス信号ｌＮ１３上の続出しス
トａ−プを真とする。このとき、デコーダ３から信号線
１６上への出方信号を真とする。
信号線１６上のデコード信号が真となると、クリップフ
ロップ４から信号線１４への出方信号は偽にリセットさ
れる。
ロップ４から信号線１４への出方信号は偽にリセットさ
れる。
（発明の効果）
以上説明し虎ように本発明は、本プロセサと付加プロセ
サとの間に付加プロセサが演算の終了した旨であること
を示すクリップ７０ツブを設け、その出力を主プロセサ
が内蔵するマイクロプログラムでポーリングすることに
ょシ、ソフトウェアによって付加プロセサのステータス
を判定する場合に比較してソフト９エアのオーバヘッド
を抑制し、パストラクイックを減少できるという効果が
ある。
サとの間に付加プロセサが演算の終了した旨であること
を示すクリップ７０ツブを設け、その出力を主プロセサ
が内蔵するマイクロプログラムでポーリングすることに
ょシ、ソフトウェアによって付加プロセサのステータス
を判定する場合に比較してソフト９エアのオーバヘッド
を抑制し、パストラクイックを減少できるという効果が
ある。
第１図は、本発明による付加プロセサ制御回路の一実施
例を示すブロック図である。 第２図は、第１図の動作概要を示すタイミング図である
。 １．２・・・プロセサ ３・・・・・デコーダ ４・Φ・・・７リツプ７０ツブ １１〜１６・・・信号線
例を示すブロック図である。 第２図は、第１図の動作概要を示すタイミング図である
。 １．２・・・プロセサ ３・・・・・デコーダ ４・Φ・・・７リツプ７０ツブ １１〜１６・・・信号線
Claims (1)
- 通常は初期状態に初期化されていて主プロセサによる付
加プロセサの状態の読出しが検知されたときにリセット
されるとともに、付加プロセサでの演算終了によつてセ
ットされ、状態を監視できるようにマイクロプログラム
によりポーリング可能な前記主プロセサへ前記状態を出
力するためのフリップフロップと、前記主プロセサによ
る前記付加プロセサの状態の読出しが検知されたことを
デコードするためのデコーダとを具備して構成したこと
を特徴とする付加プロセサ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62047993A JPS63214865A (ja) | 1987-03-03 | 1987-03-03 | 付加プロセサ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62047993A JPS63214865A (ja) | 1987-03-03 | 1987-03-03 | 付加プロセサ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63214865A true JPS63214865A (ja) | 1988-09-07 |
Family
ID=12790843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62047993A Pending JPS63214865A (ja) | 1987-03-03 | 1987-03-03 | 付加プロセサ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63214865A (ja) |
-
1987
- 1987-03-03 JP JP62047993A patent/JPS63214865A/ja active Pending
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