JPS63206848A - 入出力処理のアドレス拡張方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュタシステムの入出力処理に係り、特に
チャネル装置での入出力処理に好適なアドレス拡張方式
に関する。

（従来の技術〕 近年、コンピュータ利用における計算量の急速な拡大、
例えば分子構造計算、原子力計算などの科学技術計算で
の高速、高精度処理や、大規模データベース・システム
の構築とそのデータ処理等に伴い、記憶空間が不足がち
で、実アドレス空間の拡張が必要になってきている。

これに対して１例えば特開昭５５−４３６０６号公報は
、中央処理装置（ＣＰ　Ｕ）により予じめ設定されたセ
グメント・レジスタの値とＣＰＵが実行する命令語のオ
ペランドの上位複数ビットの値とで、予じめ設定された
アドレス変換テーブルをアクセスし、該変換テーブルの
出力値と前記オペランドの下位複数ビットの値とを合成
して物理アドレスを拡張する手段を開示している。

また、特開昭５５−６２５８号公報は、特別なセグメン
ト・レジスタを設けずにＣＰＵが直接指定可能なアドレ
スの一部の上位複数ビットの値を変換テーブル（拡張ア
ドレスレジスタ）アドレスとして割当て、下位複数ビッ
トの値と、変換テーブルの出力値とを合成して物理アド
レスを拡張する手段を開示している。

〔発明が解決しようとする問題点〕

上記従来技術は、実メモリをブロックなる概念で分割し
、該ブロックを複数設けることによって実メモリを拡張
するものであるが、入出力処理において一連の入出力デ
ータを複数のブロックへストア、あるいは複数のブロッ
クからフェッチする必要が生じた場合、そのデータ転送
を連続して実行することについて配慮されていない。こ
のため、前述した科学技術計算や、大規模データベース
の処理の過程で外部記憶と実メモリとの間のデータ転送
にあたっては、データ転送を起動するスタートＩＯ命令
をブロック単位に繰返し実行する必要が生じ、システム
性能を低下させるという問題がある。

本発明の目的は、入出力処理において、拡張された実メ
モリと入出力装置との間で任意のアドレスからの任意の
データ量のデータ転送を１回のスタートエ０命令の起動
で完結させることにある。

〔問題点を解決するための手段〕

本発明は、実アドレス空間を２ｎバイトから２ｎ◆■バ
イトに拡張する場合、２ｎバイトのアドレス領域を対象
に記述されたチャネルプログラムに従って入出力処理を
実行するチャネル装置内に、ｍ＋ｎビットに拡張された
チャネルコマンド語アドレスレジスタ（ＣＡＲ）とデー
タアドレスレジスタ（ＤＡＲ）を設けると共に、特定の
チャネルコマンド語（第１のＣＣＷ）によりＣＡＲの値
を更新する手段と、同じく特定のＣＣＷ（第２のＣＣＷ
）によりＤＡＲの上位ｍビットを更新する手段を設ける
。

〔作　用〕

チャネル装置は、第１のＣＣＷへのコマンド連鎖あるい
はデータ連鎖の実行により、ＣＡＲの値を拡張された上
位ｍ°ビビッを含めて全ビット更新する。これにより、
拡張された２ｇ＋ｇバイトの実アドレス空間の任意のア
ドレスへのチャネル内飛越しが可能となる。

また、チャネル装置は、第２のＣＣＷへのコマンド連鎖
の実行により、ＤＡＲの上位ｍビットを更新する。これ
により、チャネルプログラムが２１１バイトのブロック
に格納されている場合でも。

拡張された２ｎ″ｍｌバイトの任意のブロックへの入出
力動作が可能になる。更に、データ連鎖の実行により、
同様にＤＡＲ上位ｍビットを更新することにより、拡張
された２１ｉ＋−バイトの任意のブロックに対する連続
的なデータ転送が可能になる。

〔実施例〕

以下１本発明の一実施例について図面を用いて説明する
。

初めに、第２図により本発明にかかわるチャネルコマン
ド語（ＣＣＶ）について説明する。

第２図（ａ）は入出力装置と実行メモリとの間のデータ
転送を指定するＣＣＷであって、これは従来と同じもの
である。ビットＯ〜７のＣＭＤには入出力コマンド、ビ
ット８〜１５のＦＬＧにはデータ連鎖、コマンド連鎖等
を指定するためのフラグ、ビット１６〜２３のＢＣには
実行すべきデータ転送量を指定するためのバイト数、ビ
ット２５〜６３のＤＡにはデータ転送の開始アドレスが
用意される。

第２図（ｂ）も同じ〈従来からあるＣＣＷであって、Ｃ
ＣＷのチャネル内飛び越しを指示するものである。ＤＡ
には飛び越し先のＣＣＷアドレスが用意される。ＣＭＤ
の下位４ビツトが“１０００”２であることが潜在的に
チャネル内飛び越しを指定するが、ＣＭＤ上位４ビット
は“ｏ　ｏ　ｏ　ｏ　”が保証されなければならない。

即ち、ＣＭＤ＝“０８”、の場合のみチャネル内飛び越
しが実行される６同時にビット８〜２４は“０”値に保
証されている。また、チャネル内飛び越しは入出力装置
と実メモリとの間のデータ転送に影響を与えるものでは
ない。

本発明は、上記チャネル内飛び越しを指定するＣＣＷの
フォーマットに着目し、これを利用して第２図（ｃ）お
よび（ｄ）に示す２種類のＣＣＷを新設する。

第２図（ｃ）は新設された第１のＣＣＷであって、チャ
ネル装置のチャネルコマンド語アドレスレジスタ（ＣＡ
　Ｒ）にビット８〜６３がセットされる。このうちのビ
ット８〜２４のＢＡによってブロック・アドレスを指定
し、且つビット２５〜６３のＤＡによってブロック内ア
ドレスを指定することにより、拡張された実アドレス空
間の任意のアドレスへのチャネル内飛び越しが可能とな
る。

第２図（ｄ）は新設された第２のＣＣＷであって、本Ｃ
ＣＷの実行によって、チャネル装置のデータアドレスレ
ジスタ（ＤＡＲ）の上位ビットへ。

本ＣＣＷのビット８〜２４の値がブロックアドレスとし
てセットされる。ＤＡＲの下３１ビット。

即ち本ＣＣＷのビット２５〜６３に対応する値は、連鎖
の過程において、本ＣＣＷの実行によっては変化せず１
本ＣＣＷと連続して実行される従来の第２図（ａ）に示
す如きＣＣＷによって、そのビット２５〜６３のデータ
・アドレスがブロック内アドレスとしてセットされる。

第１図は本発明のチャネル装置の一実施例で。

特にそのメモリアドレス制御部のブロック図を示したも
のである。

１００はデータレジスタで、中央処理装置（図示せず）
から通知されたＣＣＷアドレスやメモリ装置（図示せず
）から読み出されたチャネルコマンド語（ＣＣＶ）を一
時バッファリングする。１１０はマイクロプロセッサで
、入出力動作を制御する。１３０はデータアドレスレジ
スタ（ＤＡＲ）、１７０はチャネルコマンド語アドレス
レジスタ（ＣＡＲ）であって、いずれも拡張されたメモ
リアドレスも保持可能なように拡張ビット構成をとる。

１４０は加減算器、１５０はその出力レジスタである。

１０５，１２ｎ，１８０は選択回路を示す１選択回路１
０５はデータレジスタ１００の出力線１０２あるいはＣ
ＡＲ１７０の出力線１７１を選択する０選択回路１３０
はマイクロプロセッサ１１０の出力線１１１あるいは加
減算器出力レジスタ１５０の出力線１５１を選択する０
選択回路１８０は、ＣＣＶ読み出し時にはＣＡＲ１７０
の出力線１７１を、データ転送中にはＤ　Ａ　Ｒ１３０
の出力線１３１を選択し、その出力線１８１にメモリ・
アドレスを出力する。

入出力起動時、マイクロプロセッサ１１０は中央処理装
置からデータ線１０１、データレジスタ１００、選択回
路１０５を介して通知されたＣＣＷアドレスをＣＡＲ１
７０ヘセツトする。このＣＡＲ１７０のＣＣＷアドレス
が選択回路１８０で選択されて出力線（アドレス線）１
８１に乗り。

メモリ装置からＣＣＷが読み出される。メモリ装置から
読み出されたＣＣＷはデータ線１０１を介し、データレ
ジスタでバッファリングされた後。

データ線１０２１選択回路１０５を介してマイクロプロ
セッサ１１０に入力する。

マイクロプロセッサ１１０は、入力されたＣＣＷのＣＭ
Ｄに従い、以下の如き動作を実行する。

読み出されたＣＣＷが第２図（ａ）に示す如きＣＣＷで
あれば、ＤＡＲ１３０の下位３１ビツトへ該ＣＣＷのＤ
Ａ部をセットするとともに、ＤＡＲ１３０の上位ビット
に“０”をセットして入出力動作を起動する。読み出さ
れたＣＣＷが第２ＩＩ４（ｂ）に示す如きＣＣＷであれ
ば、該ＣＣＷのＤＡ部をＣＡＲ１７０の下位３１ビツト
ヘセツトし、再度ＣＣＷを読み出す。読み出されたＣＣ
Ｗが第２図（ｃ）に示す如きＣＣＷであれば、該ＣＣＷ
のＢＡおよびＤＡ部をＣＡＲ１７０ヘセットし。

再度ＣＣＷを読み出す、また、読み出されたＣＣＷが、
第２図（ｄ）に示す如きＣＣＷであれば。

まず該ＣＣＷのＢＡ部をＤＡＲ１３０の上位ピッ１−に
セットする。その後、マイクロプロセッサ１１０はＣＡ
Ｒ１７０の値を選択回路１０５を介して入力し１次のＣ
ＣＷアドレスを作成してＣＡＲ１７０に再セットし、連
続して第２図（ａ）に示す如きＣＣＷを読み出してその
ＢＡ部をＤＡＲ１３０の下位ビットにセットし、ここで
入出力動作を起動する。

データ転送時、ＤＡＲ１３０の値が選択回路１８０、出
力回路１８１を介し、メモリ装置のデータ読出しあるい
は書込みアドレスとなるが、１メモリ・リクエスト単位
に該ＤＡＲ１３０の下３１ビットが加減算される。即ち
、ＤＡＲ１３０の下３１ビットは、その出力線１３１を
介して加減算器１４０へ入力され、■メモリ・リクエス
トで転送されるバイト数の加減算が実行される。この場
合、処理中のコマンドがリード・バックワードならば減
算、リードあるいはライトなら加算となる。

加減算器１４０の出力値は出力線１４１を介してレジス
タ１５０へ、更に、レジスタ１５０の出力線１５１１選
択回路１２ｎとその出力線１２１を介してＤＡＲ１３０
の下３１ビットへ再セットされる。

【発明の効果〕

本発明によれば、拡張された実アドレス空間の複数ブロ
ックに存在するチャネルプログラムを新設されたＣＣＷ
を用いたチャネル内飛び越しにより連鎖可能であり、同
様に複数ブロックに存在するデータを新設されたＣＣＷ
を用いてチャネルプログラムを連鎖させることにより、
一つの連続したデータ転送として処理可能であるため、
実アドレス空間の拡張に対して、チャネルプログラムの
変更で対処でき、ブロック単位の入出力命令を不要とす
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明に関係のあるチャネルコマンド語の一例を示す図であ
る。 ２ｎ０・・・データレジスタ、 １１０・・・マイクロプロセッサ、 １３０・・・データアドレスレジスタ（ＤＡＲ）、１７
０・・・チャネルコマンド語アドレスレジスタ（ＣＡＲ
）。 第１図

Claims (1)

【特許請求の範囲】
1. （１）２＾ｎバイトのアドレス空間を２＾ｎ＾＋＾ｍバ
   イトのアドレス空間に拡張した記憶装置と、該記憶装置
   をアクセスして入出力動作を実行するチャネル装置とを
   具備してなる情報処理システムにおいて、チャネルコマ
   ンド語アドレスとして前記２＾ｎ＾＋＾ｍバイトアドレ
   ス空間を指定する第１チャネルコマンド語と、データア
   ドレスとして拡張された２＾ｍブロックのアドレスを指
   定する第２のチャネルコマンド語を用意すると共に、 前記チャネル装置に、前記記憶装置内のチャネルコマン
   ド語の記憶位置を指定するｍ＋ｎビットのチャネルコマ
   ンド語アドレスレジスタ（以下、ＣＡＲという）と、前
   記記憶装置内のデータ転送アドレスを指定するｍ＋ｎビ
   ットのデータアドレスレジスタ（以下、ＤＡＲという）
   と、前記第１のチャネルコマンド語により前記ＣＡＲの
   内容を更新する手段と、前記第２のチャネルコマンド語
   により前記ＤＡＲの上位ｍビットを更新し、該チャネル
   コマンド語に連続するチャネルコマンド語で該ＤＡＲの
   下位ｎビットを更新する手段とを設けたこと、 を特徴とする入出力処理のアドレス拡張方式。