JPH03260726A - マイクロサブルーチン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 〔概　要］ 〔産業上の利用分野〕 〔従来の技術〕 従来のマイクロサブルーチン制御系を示す図（第４図） 第４図のマイクロサブルーチン制御系のネスティング説
明のためのマイクロプログラム及びタイムチャートの例
を示す図（第５図）〔発明が解決しようとする課題〕 〔課題を解決するための手段〕 〔作　用］ 〔実施例〕 本発明の一実施例を示す図（第２図） 二重のネスティングをせつめいするマイクロプログラム
及びタイムチャートの例を示す図（第３図） （発明の効果〕 〔概　要〕 既存ハードウェアに僅かのハードウェアを追加して多重
ネスティングを可能にしたマイクロサブルーチン制御方
式に関し、 マイクロサブルーチンの多重ネスティングを為すことを
目的とし、 制御メモリと、入力保持部及び出力保持部を有するリタ
ーンアドレス出力部と、制御メモリから読み出されたマ
イクロ命令がサブルーチン呼び出しマイクロ命令である
ときリターンアドレスを入力保持部に保持させる制御系
と、主メモリと、演算回路と、演算回路−メモリデータ
転送系と、メモリー演算回路データ転送系とを有するデ
ータ処理システムにおいて、入力保持部及び演算回路の
出力と前出力保持部の入力との間に設けられた第１の選
択回路と、出力保持部及びメモリー演算回路データ転送
系の出力と演算回路の入力との間に設けられた第２の選
択回路とを設け、且つ任意段数のサブルーチン処理を生
せしめるだめのマイクロ命令をメインルーチン及び各サ
ブルーチンの所要箇所に配置させたマイクロプログラム
を制御メモリに格納し、その制御メモリから読み出され
たマイクロ命令で多重サブルーチンネスティング処理を
行なうようにして構成した。

〔産業上の利用分野〕

本発明は、既存ハードウェアに僅かのハードウェアを追
加して多重ネスティングを可能にしたマイクロサブルー
チン制御方式に関する。

コンピュータシステム等においては、そのマクロ命令の
実行をマイクロプログラムで行なうように構成される場
合がある。そのようなマイクロプログラム制御を採用し
たコンピュータシステムにおいても、マイクロサブルー
チンが用いられている。マイクロプログラムの複雑化を
抑えるようにマイクロプログラムのマイクロサブルーチ
ンは、構成されている。マイクロプログラムにおいても
、そのマイクロサブルーチンのネスティングが必要にな
り、そのネスティング段数に制限を付せずしてそのネス
ティングを行ない得ることが、必要になる場合も、又存
在する。

［従来の技術］ 従来のマイクロサブルーチン制御系を第４図に示す。こ
の図において、制御メモリ２から読み出されたメインル
ーチンのマイクロ命令は、ＣＰＵ１９内にあるマイクロ
命令レジスタ（ＭｉＲ）３０ヘセツトされると同時に、
そのマイクロ命令がサブルーチン呼び出しマイクロ命令
であるとき、呼び出されたサブルーチンからのリターン
アドレスはリターンアドレス入力レジスタ（ＭｉＡ）３
８にセットされる。マイクロ命令レジスタ３０のＮＡ部
３１には、不ツタストアドレス［マイクロプログラムに
おいて次に実行すべきマイクロプログラムアドレス］が
入っており、ＢＣＣａＢ６は、分岐条件情報ビット（ス
テータスレジスタ３４の内容のゲート制御を行なう。）
が入っている。ステータスレジスタ３４の内容は、前記
マイクロサブルーチン制御系によってセットされたマイ
クロ命令レジスタ３０のＥ部３５の内容（マイクロ命令
の実行規定情報ビット）に従って動作を規律されるＣＰ
Ｕによって、セットされる。

そのＢＣＣａＢ６、前述のサブルーチンの呼び出し制御
に供されるが、これを説明すると、次のようになる。サ
ブルーチンの読み出しは、その読み出しマイクロ命令の
マイクロプログラムアドレスのＬＳＢは“０″゛とする
ようにコーディングされる（後述）、、そのサブルーチ
ン読み出しマイクロ命令の実行（マイクロ命令の実行サ
イクル）において、該サブルーチン読み出しマイクロ命
令の読み出しにおいてリターンアドレス入力レジスタ３
８にセットされたリターンアドレス（第５図のアドレス
“Ｍ゛参照は、リターンアドレス出力レジスタ（ＢＭｉ
Ａ）４０ヘコピーされる（サブルーチンからのリターン
アドレスの準備が為される）。前記制御メモリ２から読
み出されてマイクロ命令レジスタ３０ヘセツトされた前
記サブルーチン読み出しマイクロ命令【第５図のＣＡＬ
Ｌ“Ｓ　Ｕ　Ｂ　”参照）のネックストアドレス（ＮＡ
）のＬＳＢ“０”はマルチプレクサ３６において除かれ
てリターンアドレス入力レジスタ３８にセットされ、前
記マイクロ命令のＮＡＡｓ２Ｏアドレスによる制御メモ
リ２のアクセス、即ち、サブルーチンへの分岐が行なわ
れる。第５図のＭは、マイクロアドレスＭ１のＬＳＢ“
０゛を除いたものを示す。

次のマイクロ命令サイクルからサブルーチンの実行に入
る。そして、そのサブルーチンの処理が終了し、マイク
ロ命令レジスタ３０にセットされたマイクロ命令のＢＣ
フィールドによりサブルーチンからのリターン（第５図
のＲＴＮ参照）が指示されると、このマイクロ命令サイ
クルにおいてリターンアドレス出力レジスタ４０にセッ
トされていたアドレスのＬＳＢを“１°゛としたアドレ
ス（第５図のアドレス量１参照）をマルチプレクサ３６
から制御メモリ２へ与える。これにより、サブルーチン
がコーディングされたマイクロ命令の次のマイクロ命令
からメインルーチンの実行が行なわれる、つまりサブル
ーチンからのリターンが行なわれる。

〔発明が解決しようとする課題〕

前述の従来方式によれば、サブルーチンへの分岐は出来
るが、そのサブルーチンから次のサブルーチン等への分
岐を重ねることは出来ない。サブルーチンからのリター
ンに用いるアドレスを保持して置くハードウェアとして
は、リターンアドレス出力レジスタ４０しがないからで
ある。従って、この従来方式では、サブルーチンの中か
ら、更にサブルーチンを呼び出すと言うサブルーチンの
ネスティングは行ない得ない。

本発明は、斯かる問題点に鑑みて創作されたもので、ハ
ードウェア増を最小限に抑えつつ、しかもハードウェア
の制限を受けずにマイクロサブルーチンの多重ネスティ
ングをマイクロプログラムの中で遂行し得るマイクロサ
ブルーチン制御方式を提供することをその目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。この図に示す
ように、本発明は、制御メモリ２と、入力保持部４及び
出力保持部６を有するリターンアドレス出力部８と、前
記制御メモリ２から読み出されたマイクロ命令がサブル
ーチン呼び出しマイクロ命令であるときリターンアドレ
スを前記入力保持部４に保持させる制御系１０と、主メ
モリ１２と、演算回路１４と、演算回路−メモリデータ
転送系１６と、メモリー演算回路データ転送系１８とを
有するデータ処理システムに次の構成要素を設ける。そ
の構成要素は、前記入力保持部４及び前記演算回路１４
の出力と前記出力保持部６の入力との間に設けられた第
１の選択回路２０と、前記出力保持部６及び前記メモリ
ー演算回路データ転送系１８の出力と前記演算回路１４
の入力との間に設けられた第２の選択回路２２とを設け
ること、任意段数のサブルーチン処理を生ぜしめるため
のマイクロ命令をメインルーチン及び各サブルーチンの
所要箇所に配置させたマイクロプログラムを前記制御メ
モリ２に格納すること、その制御メモリ２から読み出さ
れた前記マイクロ命令で多重サブルーチンネスティング
処理を行なうことである。

［作　用〕 制御メモリ２に格納されているマイクロプログラムの各
マイクロ命令が、順次に読み出されて実行されることに
より、データ処理システム内に所要の処理が進められて
行く。その処理において、制御メモリ２から読み出され
たマイクロ命令がサブルーチン呼び出しマイクロ命令で
あると、リターンアドレス出力系の入力保持部４にリタ
ーンアドレスが保持される。そのサブルーチン呼び出し
マイクロ命令によって呼び出されたサブルーチンから更
にｌ、又は２以上のサブルーチンの呼び出しが、そのサ
ブルーチンにおいてプログラムされているとき、そのネ
スティング多重度に応じて決まる主メイン１２内の記憶
位置へ当該サブルーチンへのリターンアドレスが格納さ
れる。この当該サブルーチンにおいて更にネスティング
が為されるときにも、同様である。このようなアドレス
の格納は、マイクロプログラム内にプログラムされてい
るマイクロ命令の実行によって為されるが、その格納に
おいて動作されるハードウェアは、第１の選択回路２０
、出力保持部６、第２の選択回路２２、そして演算回路
−メモリデータ転送系１６であり、この系を介して前記
リターンアドレスの前記主メイン１２への格納が為され
る。

このようにして、そのマイクロプログラムに設定された
多重ネスティングにある各サブルーチンから順次各サブ
ルーチンを経てのメインルーチンへのリターンは、前述
のようにして前記主メイン１２へ格納されたリターンア
ドレスのうちの、ネスティング多重度の低いリターンア
ドレス（ネスティングの最も深いサブルーチンから戻る
ためのリターンアドレス）から順次に読み出して行なう
。

このようなアドレスの読み出しは、マイクロプログラム
内にプログラムされているマイクロ命令の実行によって
為されるが、その読み出しにおいて動作されるハードウ
ェアは、メモリー演算回路データ転送系１８、演算回路
１４、第１の選択回路２０、出力保持部６であり、この
系を介して前記リターンアドレスの出力保持部６への読
み出しが為される。

前述のような本発明のマイクロサブルーチンの多重ネス
ティングにおいて、新規に設けたハードウェアとしては
、第１の選択回路２０と、第２の選択回路２２のうちの
、本発明で必要となる拡張部分だけである。従って、僅
かなハードウェアの追加で、そのハードウェア量の制限
を少しも受けることなしにマイクロサブルーチンの多重
ネスティングをマイクロプログラムに自在に設定するこ
とが出来る。

〔実施例〕

第２図は本発明の一実施例を示す。この図に示されるＣ
ＰＵ２９には、第４図に示される構成要素、即ち制御メ
モリ２、マイクロ命令レジスタ３０、アンド回路３２、
ステータスレジスタ３４、マルチプレクサ３６、リター
ンアドレス入力レジスタ３８、及びリターンアドレス出
力レジスタ４０のほかに、主メモリ１２に接続されるド
ライバ５６及びレシーバ５８、リードバッファ（ＲＢ）
４６、ライトバッファ（ＷＢ）５０、汎用レジスタ４４
、マルチプレクサ４８、及び算術論理演算回路（ＡＬＵ
）４９、並びに配線５２、配線５４、マルチプレクサ４
２が示されている。前述のようなドライバ５６及びレシ
ーバ５８、リードバッファ４６、ライトバッファ５０、
汎用レジスタ４４、マルチプレクサ４８、及びＡＬＵ４
９は、従来のＣＰＵに設けられているものである。但し
、マルチプレクサ４８は、配線５２をも収容し得るよう
に拡張されている。そして、マルチプレクサ４２及びマ
ルチプレクサ４８は、マイクロ命令でアクセス可能なア
ドレスを割り当てられている、即ち本発明におけるＣＰ
Ｕ２９におけるマイクロ命令が実行されることによって
、図示しないＣＰＵ２９内のハードウェアを経て供給さ
れる選択信号によって、それらの各入力へ供給されて来
るアドレスのうちの１つを選択するように構成されてい
る。

第２図において、リターンアドレス入力レジスタ３８は
、第１図の入力保持部４に対応し、リターンアドレス出
力レジスタ４０は、第１図の出力保持部６に対応する。

リターンアドレス入力レジスタ３８、リターンアドレス
出力レジスタ４０、マルチプレクサ３６は、第１図のリ
ターンアドレス出力系８に対応し、制御メモリ２のマイ
クロ命令、マイクロ命令レジスタ３０等は、第１図の制
御系１０に対応する。ＡＬＵ４９は、第１図の演算回路
１４に対応する。ライトバッファ５０、ドライバ５６は
、第１図の算術論理演算回路−メモリデータ転送系１６
に対応し、レシーバ５８、リードバッファ４６、汎用レ
ジスタ４４は、第１図のメモリー算術論理演算回路デー
タ転送系１８に対応する。マルチプレクサ４２は、第１
図の第１の選択回路２０に対応し、マルチプレクサ４８
は、第１図の第２の選択回路２２に対応する。

前述のようなシステム構成におけるマイクロサブルーチ
ン呼び出し動作を以下に説明する。

メインルーチンから第一段目のサブルーチンへの分岐、
そしてそこからのリターンは、前述した従来のマイクロ
サブルーチン制御方式と全く同じであるので、その説明
は繰り返さない。（第３図の（ａ）及び（ｂ）中の■は
、第一段目のサブルーチン呼び出しマイクロ命令を示す
。

次に、第一段目のサブルーチンの中で第二段目のサブル
ーチンを呼び出す場合の動作例を、第３図を参照して説
明する。

第３図の（ａ）のサブルーチンにおける処理が進んで第
３図の（ａ）の（４）に示すマイクロ命令（第３図の（
ａ）及び（ｂ）中の■参照）の実行に入ると、このマイ
クロ命令の実行によりリターンアドレス出力レジスタ４
０のマイクロアドレスＭ１は、配線５２、マルチプレク
サ４８、そしてＡＬＵ４９を介してライトバッファ５０
へ転送され（第３図の（ｂ）の（３）及び（５）参照）
、そして、第３図の（ａ）の（５）に示すマイクロ命令
（第３図の（ａ）及び（ｂ）中の■参照）の実行により
ライトバッファ５０のリターンアドレスＭは、ドライバ
５６を介して主メモリ１２内の第二段目のサブルーチン
対応の記憶位置へ書き込まれる（第３図の（ｂ）の（５
）及び（６）参照）。前記２つのマイクロ命令による前
記リターンアドレス出力レジスタ４０のリターンアドレ
スＭの、配線５２、マルチプレクサ４８、そしてＡＬＵ
４９を介してライトバッファ５０への転送制御、及びラ
イトバッファ５０からドライバ５６を経て主メモリ１２
への転送制御は、従来のり−ドバッファ４６、又は汎用
レジスタ４４からマルチプレクサ４８、ＡＬＵ４９、そ
してライトバッファ５０へのデータ転送制御、及びライ
トバッファ５０からドライバ５６を経て主メモリ１２へ
の転送制御に準じて行なわれる。

この第一段目のサブルーチンへのリターン処理を行なっ
た後に、第二段目のサブルーチンを呼び出すマイクロ命
令（第３図の（ａ）及び（ｂ）中の■参照）の実行を行
なって、前述のメインルーチンから第一段目のサブルー
チンへの分岐と同様に、メインルーチンへのリターン処
理を行ない、第一段目のサブルーチンを再開させるマイ
クロ命令アドレス生成用アドレスＡ（前述と同様ＡＯの
ＬＳＢを除いたもの）をリターンアドレス出力レジスタ
４０にセットさせる（第３図の（’ｂ　）の（３）参照
）。そして、前記第二段目のサブルーチンを呼び出すマ
イクロ命令（第３図の（ａ）及び（ｂ）中の■参照）の
実行によって呼び出された前記第二段目のサブルーチン
の処理（第３図の■で示すマイクロ命令以降参照）を行
なう。その処理終了でリターンマイクロ命令（第３図の
（ａ）及び（ｂ）中の■参照）の実行を行なうと、前述
のサブルーチンからメインルーチンへのリターンの場合
と同様の処理、つまり前述の第二段目のサブルーチンの
呼び出しマイクロ命令の次のマイクロ命令を呼び出す処
理となる。これをマイクロプログラムステップで言えば
、第３図の（ａ）のステップ（１１）からステップ（７
）へ飛ぶ。即ち、第一段目のサブルーチンへ戻る。

そして、その第一段目のサブルーチンの処理が開始され
、リターンアドレス出力レジスタ４０のリターンアドレ
ス生成用アドレスＡを用いてそのサブルーチンでのマイ
クロ命令（第３図の（ａ）及び（ｂ）中の■参照）の実
行を行なうと、第３図の（ｂ）の（３）に示すように主
メモリ１２へ退避されており、前記マイクロ命令■の実
行により主メモリ１２から読み出された（メインルーチ
ンからサブルーチンの呼び出しを行なったマイクロ命令
の）次のマイクロ命令のアドレス（リターンアドレス）
を生成するリターンアドレス生成用アドレスＭが、レシ
ーバ５８を経てリードバッファ４６へ転送され、そして
第３図の（ａ）及び（ｂ）中の■で示すマイクロ命令を
実行することにより第一段目のサブルーチンからメイン
ルーチンへの前記アドレスＭをリターンアドレス出力レ
ジスタ４０ヘセツトすることが出来る（第３図の（ｂ）
の（３）参照）。このリターンアドレス出力レジスタ４
０への前記アドレスＭのセットは、リードバッファ４６
からマルチプレクサ４８、ＡＬＵ４９、配線５４、そし
てマルチプレクサ４２を介して行なわれる。

そして、その次のマイクロ命令サイクルが開始されたと
きに、制御メモリ２から読み出されるマイクロ命令は、
第３図の（ａ）及び（ｂ）に示すマイクロ命令［相］と
なる。つまり、メインルーチンの実行、即ち第３図の（
ａ）のステップ（２）からの実行が再開される。

なお、前記実施例においては、二重のネスティングの場
合について説明したが、三重以上のネスティングをマイ
クロプログラムの中に構築することが出来る。そのため
のアドレス退避処理、及び退避アドレス読み出し処理は
、前述と同様にマイクロ命令を用いて前述のアドレス退
避／読み出し系の中で達成し得る。但し、そのマイクロ
命令によるリターンアドレス出力レジスタ４０のアドレ
スのライトバッファ５０への退避、及びライトバッファ
５０からリードバッファ４６への読み出しにおいてその
ネスティングに応じた格納、及び読み出しを行なうよう
にすることを要する。

又、退避されるリターンアドレス生成用アドレスは、前
述のようにＬＳＢなしの場合でなく、リターンアドレス
そのものであってもよい。本願明細書でのリターンアド
レスはその意味で理解されたい。

〔発明の効果） 以上述べたところから明らかなように本発明によれば、
ハードウェアの僅かな付加で、マイクロサブルーチンの
多重ネスティングをハードウェア量の制限を少しも受け
ることなしにマイクロプログラムの中に自在に設定する
ことが出来る。

【図面の簡単な説明】 第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は二重のネスティングを説明するマイクロプログ
ラム及びタイムチャートの例を示す図、第４図は従来の
マイクロサブルーチン制御系を示す図、 第５図は第４図に示すマイクロサブルーチン制御系にお
けるネスティングを説明するマイクロプログラム及びタ
イムチャートの例を示す図である。 第１図及び第２図において、 ２は制御卸メモリ、 ４は入力保持部（リターンアドレス入力レジスタ３８）
、 ６は出力保持部（リターンアドレス出力レジスタ４０）
、 ８はリターンアドレス出力系（リターンアドレス入力レ
ジスタ３８、リターンアドレス出力レジスタ４０、マル
チプレクサ３６）、 １０は制御系（制御メモリ２のマイクロ命令、マイクロ
命令レジスタ３０）、 １２は主メモリ、 １４は演算回路（ＡＬＵ４９）、 １６は演算回路−メモリデータ転送系（ライトバッファ
５０、トライバ５６）、 １８はメモリー演算回路データ転送系（レシーバ５８、
リードバッファ４６、汎用レジスタ４４）、２０は第１
の選択回路（マルチプレクサ３６）、２２は第２の選択
回路（マルチプレクサ４８）である。 不を８紳凪１″ρ・、７図 不発明の一１杷（月 第２図 （ａ） ンイ７０７°’ａ７”之ムの宍 イπトのマイ７０サブ′ルーテン簀Ｕ捗ｐ／ｈ第４図 （ｂ） タイムチャート

Claims (1)

【特許請求の範囲】
1. （１）制御メモリ（２）と、 入力保持部（４）及び出力保持部（６）を有するリター
   ンアドレス出力部（８）と、 前記制御メモリ（２）から読み出されたマイクロ命令が
   サブルーチン呼び出しマイクロ命令であるときリターン
   アドレスを前記入力保持部（４）に保持させる制御系（
   １０）と、 主メモリ（１２）と、 演算回路（１４）と、 演算回路−メモリデータ転送系（１６）と、メモリー演
   算回路データ転送系（１８）と、を有するデータ処理シ
   ステムにおいて、 前記入力保持部（４）及び前記演算回路（１４）の出力
   と、前記出力保持部（６）の入力との間に設けられた第
   １の選択回路（２０）と、 前記出力保持部（６）及び前記メモリー演算回路データ
   転送系（１８）の出力と、前記演算回路（１４）の入力
   との間に設けられた第２の選択回路（２２）とを設け、
   且つ 任意段数のサブルーチン処理を生ぜしめるためのマイク
   ロ命令をメインルーチン及び各サブルーチンの所要箇所
   に配置させたマイクロプログラムを前記制御メモリ（２
   ）に格納し、 その制御メモリ（２）から読み出された前記マイクロ命
   令で多重サブルーチンネスティング処理を行なうことを
   特徴とするマイクロサブルーチン制御方式。