JPS6318679A - バラクタダイオ−ドの製造方法 - Google Patents
バラクタダイオ−ドの製造方法Info
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- JPS6318679A JPS6318679A JP16303586A JP16303586A JPS6318679A JP S6318679 A JPS6318679 A JP S6318679A JP 16303586 A JP16303586 A JP 16303586A JP 16303586 A JP16303586 A JP 16303586A JP S6318679 A JPS6318679 A JP S6318679A
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバラクタダ
イオードの製造方法に関する。
イオードの製造方法に関する。
従来のバラクタダイオードは第４図（ｎ）〜（Ｃ）に示
すように、低比抵抗基板２１の上に例えば気相成長法に
より基板と同導電型のエピタキシャル層２２及び逆導電
型のエピタキシャル層２３を順次成長させ、このエピタ
キシャル層の上に金ＩＡ層２４を蒸着法、ＰＲ法、イオ
ンシリング法により形成し、ＰＲ法及び化学的蝕刻法に
よりメサ部２５を形成するこ七によりｐ−ｎ接合を形成
し、この接合にかける逆方向電圧による空乏層の厚さ即
ち接合容重の変化を利用している。
すように、低比抵抗基板２１の上に例えば気相成長法に
より基板と同導電型のエピタキシャル層２２及び逆導電
型のエピタキシャル層２３を順次成長させ、このエピタ
キシャル層の上に金ＩＡ層２４を蒸着法、ＰＲ法、イオ
ンシリング法により形成し、ＰＲ法及び化学的蝕刻法に
よりメサ部２５を形成するこ七によりｐ−ｎ接合を形成
し、この接合にかける逆方向電圧による空乏層の厚さ即
ち接合容重の変化を利用している。
上述した従来のバラクタダイオードの構造はメサ形で保
護膜が無いため例えばチップで使用する場合ＩＣ基板に
マウント、ボンディングする際にメサの肩部が機械的、
物理的な力により傷付いたり割れたりするため特性変化
をもたらしたり信顆度が悪くなったりするという欠点が
ある。又、パンケージに組込む場合にも同様な不具合が
生じる。
護膜が無いため例えばチップで使用する場合ＩＣ基板に
マウント、ボンディングする際にメサの肩部が機械的、
物理的な力により傷付いたり割れたりするため特性変化
をもたらしたり信顆度が悪くなったりするという欠点が
ある。又、パンケージに組込む場合にも同様な不具合が
生じる。
本発明はこの点に鑑み物理的な力に強く信頻度の良いチ
ップ使いに適したバラクタダイオードの製造方法を提供
するものである。
ップ使いに適したバラクタダイオードの製造方法を提供
するものである。
即ち本発明の方法は低比抵抗砒化ガリウム基板上に成長
した基板と同導電型のエピタキシャル居を形成して、第
１絶縁膜（好ましは、厚さ６５０−１００ ｏＸ 程度
）ｃＶＤｕ化膜）全成長させ、ＰＲ法、ドライエッチ法
により拡散窓を開孔し、不純物を拡散（好ましは、閉管
法によりＺ。を拡散）してｐ−ｎ接合を形成した後、窒
化膜を全面除去して第２絶縁膜（好ましは、ＣＶＤ酸化
膜）を成長させ、ＰＲ法により開孔部を設け蒸着法、Ｐ
Ｒ法により電極を形成することを特長とするバラクタダ
イオードの製造方法である。
した基板と同導電型のエピタキシャル居を形成して、第
１絶縁膜（好ましは、厚さ６５０−１００ ｏＸ 程度
）ｃＶＤｕ化膜）全成長させ、ＰＲ法、ドライエッチ法
により拡散窓を開孔し、不純物を拡散（好ましは、閉管
法によりＺ。を拡散）してｐ−ｎ接合を形成した後、窒
化膜を全面除去して第２絶縁膜（好ましは、ＣＶＤ酸化
膜）を成長させ、ＰＲ法により開孔部を設け蒸着法、Ｐ
Ｒ法により電極を形成することを特長とするバラクタダ
イオードの製造方法である。
［実施例］
本発明の実施例について図面を参照して説明する。
第１図（ａ） 〜（）ｔ）に示すように２〜３ ｘ １
０”ｃｍ −’の電子濃度を有する低比抵抗砒化ガリウ
ム基板１上に２．５−３．５μｍの層厚で３−５ Ｘ
ｌｏａｍ−３の電子濃度を何するエピタキノヤル層２を
形成し２ ゛これに６５０〜１０００Ｘの厚さのＣＶＤ
窒化膜３を形成した後、ＰＲ法により拡散窓４を形成す
る。次に石英管による真空封止を行い閉管法によりＺｏ
を６１０°Ｃで２時間はど拡散して拡散色５を形成する
。次にＣＶＤ窒化膜を化学的にエツチングして除去した
後４５００〜５０００λの厚さのＣＶＤ酸化膜６を形成
しＰＲ法により開孔部７を形成する。次に蒸着法、ＰＲ
法により電極８を形成する。
０”ｃｍ −’の電子濃度を有する低比抵抗砒化ガリウ
ム基板１上に２．５−３．５μｍの層厚で３−５ Ｘ
ｌｏａｍ−３の電子濃度を何するエピタキノヤル層２を
形成し２ ゛これに６５０〜１０００Ｘの厚さのＣＶＤ
窒化膜３を形成した後、ＰＲ法により拡散窓４を形成す
る。次に石英管による真空封止を行い閉管法によりＺｏ
を６１０°Ｃで２時間はど拡散して拡散色５を形成する
。次にＣＶＤ窒化膜を化学的にエツチングして除去した
後４５００〜５０００λの厚さのＣＶＤ酸化膜６を形成
しＰＲ法により開孔部７を形成する。次に蒸着法、ＰＲ
法により電極８を形成する。
第２図（田〜（ｉ）は本発明の他の実施例を示す工程ご
との断面図である。まず、高抵抗ガリウム砒素基板９上
にＰＲ法によりフォトレジスト１０に開孔部１１を形成
し、選択的に基板と同導電型で濃度３〜１０ ｘ １０
１７ｃｓ−３のイオン注入層Ｉ２を形成する。フォトレ
ジスト除去した後ＣＶＤ酸化膜色１３を形成して熱処理
を施しイオン注入層を活性化した後ＣＶＤ酸化膜層１３
を全面除去する。その後厚さ６５０〜１０００ ＸのＣ
ＶＤ窒化窒化膜居合４成してＰＲ法により拡散窓１５を
形成した後石英管による真空封止を行い閉管法によりＺ
７を６１０°Ｃで１時間はど拡散して基板と逆導電型の
拡散層１６を形成した後ＣＶＤ窒化膜層１４を全面除去
する（第２図（ｆ））の状態）。この後ＰＲ法により開
孔部１８を形成し、蒸着法、ＰＲ法により各導電型に適
したオーミック電極１９及び２ｏを形成する。第３図の
ような電界効果トランジスタ（ＦＥＴ）のゲート（Ｇ）
−ソース（Ｓ）間に上述のように製造したダイオードを
入れることによりＦＥＴに瞬間的に入るサージ電流に対
する強度（静電破壊強度）が増すがダイオードの８皿が
大きいとインピーダンスが整合せず、ゲインがとれない
などの問題が起こる。ところがこの実ａ 例テハ、６５
０−１０００人（７） ＣＶ Ｄ 窒化膜を用いてＺｎ
を拡散しているのでＺｎの構法がりが無く故にｐ−ｎ接
合面積が大きくならず容全が設計値に比べ大きくなると
いうことがなくそれ故インピーダンス不整合がおこらす
故にゲイン小という問題が無いという利点がある。
との断面図である。まず、高抵抗ガリウム砒素基板９上
にＰＲ法によりフォトレジスト１０に開孔部１１を形成
し、選択的に基板と同導電型で濃度３〜１０ ｘ １０
１７ｃｓ−３のイオン注入層Ｉ２を形成する。フォトレ
ジスト除去した後ＣＶＤ酸化膜色１３を形成して熱処理
を施しイオン注入層を活性化した後ＣＶＤ酸化膜層１３
を全面除去する。その後厚さ６５０〜１０００ ＸのＣ
ＶＤ窒化窒化膜居合４成してＰＲ法により拡散窓１５を
形成した後石英管による真空封止を行い閉管法によりＺ
７を６１０°Ｃで１時間はど拡散して基板と逆導電型の
拡散層１６を形成した後ＣＶＤ窒化膜層１４を全面除去
する（第２図（ｆ））の状態）。この後ＰＲ法により開
孔部１８を形成し、蒸着法、ＰＲ法により各導電型に適
したオーミック電極１９及び２ｏを形成する。第３図の
ような電界効果トランジスタ（ＦＥＴ）のゲート（Ｇ）
−ソース（Ｓ）間に上述のように製造したダイオードを
入れることによりＦＥＴに瞬間的に入るサージ電流に対
する強度（静電破壊強度）が増すがダイオードの８皿が
大きいとインピーダンスが整合せず、ゲインがとれない
などの問題が起こる。ところがこの実ａ 例テハ、６５
０−１０００人（７） ＣＶ Ｄ 窒化膜を用いてＺｎ
を拡散しているのでＺｎの構法がりが無く故にｐ−ｎ接
合面積が大きくならず容全が設計値に比べ大きくなると
いうことがなくそれ故インピーダンス不整合がおこらす
故にゲイン小という問題が無いという利点がある。
〔発明の効果］
次に本発明による効果について述べる。
まず、Ｚｎの拡散マスクとして厚さ６５０〜１ｏｏｏＸ
のＣＶＤ窒化膜を使用しているため拡散の横ひろがりが
少なく容■が設計値より大きくならない（制御性良く８
全をコントロールできる）。次に厚さ６５０〜１０００
ＸのＣＶＤ窒化膜を用いることによって形成されたダイ
オードの逆方向耐圧波形がハードになりリーク電流によ
る信顆度低下や二重ブレークダウン等による逆方向電流
の増加を防ぐことができる。
のＣＶＤ窒化膜を使用しているため拡散の横ひろがりが
少なく容■が設計値より大きくならない（制御性良く８
全をコントロールできる）。次に厚さ６５０〜１０００
ＸのＣＶＤ窒化膜を用いることによって形成されたダイ
オードの逆方向耐圧波形がハードになりリーク電流によ
る信顆度低下や二重ブレークダウン等による逆方向電流
の増加を防ぐことができる。
又、本発明によるダイオードはプレーナ構造となってお
りメサ形に比べ物理的な力に強くハイブリッドＩＣ基板
へのチップの直接搭載が可能である。又、選択的に制御
性良く所望の電気的特性を持つｐ−ｎ接合部が形成可能
であることは現在開発が進められている砒化ガリウム集
積回路を名えた場合大きな長所である。
りメサ形に比べ物理的な力に強くハイブリッドＩＣ基板
へのチップの直接搭載が可能である。又、選択的に制御
性良く所望の電気的特性を持つｐ−ｎ接合部が形成可能
であることは現在開発が進められている砒化ガリウム集
積回路を名えた場合大きな長所である。
【図面の簡単な説明】
第１図（ａ）〜（）ｌ）は本発明の一実施例の断面図、
第２図（ａ）〜（１）は本発明の他の実施例を示す断面
図、第３図 は本発明の応用例を示す回路図、第４
図 は従来の製造方法の断面図である。 １．２１・・・低比抵抗基板。 ２．２２・・・基板と同導電型エピタキンヤル層。 ３．１４・・・ＣＶＤ窒化膜。 ４．１Ｂ・・・拡散窓。 ５．１５・・・拡散層。 ６．１３．１７・・・ＣＶＤ酸化膜。 ７．１１．１８・・・開孔部。 ８、】９．２０．２４・・・電極層。 ９・・・高比抵抗基板、 ・ １０・・・フォトレジスト。 １２・・・イオン注入層。 ２３・・・基板と逆導電型エピタキシャル層。 ２５・・・メサ部。 代理人 弁理士 内 原 ｗ′’７−＋デー１．＋ ／ν２ 阜１詔 コーｒ丘＝ヨＹ／（１１ ７−−−−ｙ
（ｃｔ〕（ｇ） （Ｃλ 峯４−１
第２図（ａ）〜（１）は本発明の他の実施例を示す断面
図、第３図 は本発明の応用例を示す回路図、第４
図 は従来の製造方法の断面図である。 １．２１・・・低比抵抗基板。 ２．２２・・・基板と同導電型エピタキンヤル層。 ３．１４・・・ＣＶＤ窒化膜。 ４．１Ｂ・・・拡散窓。 ５．１５・・・拡散層。 ６．１３．１７・・・ＣＶＤ酸化膜。 ７．１１．１８・・・開孔部。 ８、】９．２０．２４・・・電極層。 ９・・・高比抵抗基板、 ・ １０・・・フォトレジスト。 １２・・・イオン注入層。 ２３・・・基板と逆導電型エピタキシャル層。 ２５・・・メサ部。 代理人 弁理士 内 原 ｗ′’７−＋デー１．＋ ／ν２ 阜１詔 コーｒ丘＝ヨＹ／（１１ ７−−−−ｙ
（ｃｔ〕（ｇ） （Ｃλ 峯４−１
Claims (1)
- 砒化ガリウム半導体基板上に第１の絶縁膜を形成する工
程と、この絶縁膜に選択的に拡散窓を形成する工程と、
Ｚｎを拡散して拡散層を形成する工程と、前記第１の絶
縁膜を除去し第２の絶縁膜を形成する工程と、選択的に
開孔部を設け電極を形成する工程とを含むことを特徴と
するバラクタダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16303586A JPS6318679A (ja) | 1986-07-11 | 1986-07-11 | バラクタダイオ−ドの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16303586A JPS6318679A (ja) | 1986-07-11 | 1986-07-11 | バラクタダイオ−ドの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318679A true JPS6318679A (ja) | 1988-01-26 |
Family
ID=15765946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16303586A Pending JPS6318679A (ja) | 1986-07-11 | 1986-07-11 | バラクタダイオ−ドの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227574A (ja) * | 1990-02-01 | 1991-10-08 | Nec Corp | バラクタダイオードの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49134284A (ja) * | 1973-04-27 | 1974-12-24 | ||
| JPS52131481A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Manufactuer fo semiconductor device |
| JPS60236270A (ja) * | 1984-05-09 | 1985-11-25 | Matsushita Electric Ind Co Ltd | 可変容量ダイオ−ドの製造方法 |
-
1986
- 1986-07-11 JP JP16303586A patent/JPS6318679A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49134284A (ja) * | 1973-04-27 | 1974-12-24 | ||
| JPS52131481A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Manufactuer fo semiconductor device |
| JPS60236270A (ja) * | 1984-05-09 | 1985-11-25 | Matsushita Electric Ind Co Ltd | 可変容量ダイオ−ドの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227574A (ja) * | 1990-02-01 | 1991-10-08 | Nec Corp | バラクタダイオードの製造方法 |
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