JPS63178564A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は浮遊ゲートと制御ゲートを有する不揮発性半導
体メモリ装置に関するものである。

（ロ）従来の技術 一般に、浮遊ゲートと制御ゲートを有し、電気的消去を
可能とした不揮発性半導体メモリ装置としては、例えば
特開昭５９−１４８３７０号公報（第２図）が詳しい。

第２図における不揮発性半導体メモリ装置（２１）を説
明すると、先ず一導電型の半導体基板（２２）と、例え
ばロコスで形成された素子間分離用絶縁膜（２３）と、
この素子間分離用絶縁膜（２３）間に形成された不純物
拡散層より成るソースおよびドレイン領域（２４）（２
５）と、このソースおよびドレイン（２４）（２５）間
上に設けられた不揮発性半導体メモリ装置の浮遊ゲート
電極（２６）と、この浮遊ゲート電極（２６）上に設け
られた制御ゲート電極（２７）と、また別のソースおよ
びドレイン間上に設けられた周辺トランジスタ（スイッ
チングトランジスタ等）ゲート電極（２８）等を具備し
、（２９）はＥＰＲＯＭメモリセル、（３０）は周辺の
一層ゲート型ＭＯＳトランジスタである。

くハ）発明が解決しようとする問題点 しかし上述の構成の不揮発性半導体メモリ装置（２１）
はこれを選択するためのスイッチングトランジスタ（３
０）が平面的に異なる所に配置きれるため、チップの占
有面積を小さくするにも限界があった。

（ニ）問題点を解決するための手段 本発明は上述の問題点に鑑みてなされ、半導体基板（２
）表面に互いに離間して設けられたソース（３〉および
ドレイン（４）と、このソース（３）およびドレイン（
４）問のチャンネル領域に形成された凹部（５）と、と
の凹部（５）上に形成された第１の絶縁膜（６）と、こ
の第１の絶縁膜（６）を介して前記凹部（５）の下層に
埋設された浮遊ゲート電極（７）と、この浮遊ゲート電
極（７）上に形成きれた第２の絶縁膜（８）と、前記ソ
ース（３）より前記第２の絶縁膜（８）を渡り前記ドレ
イン（４）まで形成きれた制御ゲート電極（９）とを具
備することで解決するものである。

（＊）作用 従来の如く不揮発性半導体メモリセル（２９）とスイッ
チングトランジスタ（３０〉とが平面的に異なる所に配
置されず、第１図の如く平面的に同じ位置に形成するこ
とにより、占有面積を従来の約１７２に減少できる。

（へ）実施例 以下に本発明である不揮発性半導体メモリ装置（１）の
一実施例を図面を参照しながら説明する。

先ずＰ型のシリコン半導体基板（２）とこのシリコン半
導体基板（２〉表面に互いに離間して設けられたソース
（３）およびドレイン（４）がある。

ここでソース（３）およびドレイン（４）はイオン注入
により形成され、例えばヒ素のイオン注入で形成される
。

次にこのソース（３）およびドレイン（４）問のチャン
ネル領域に形成された凹部（５）と、この凹部（５）上
に形成された第１の絶縁膜（６）とがある。

ここで凹部（５）は反応性イオンエツチング法等を用い
て形成し、第１の絶縁膜（６）は熱酸化により形成する
。

更に前記第１の絶縁膜（６）を介して前記凹部（５）の
下層に埋設された浮遊ゲート電極（７）と、この浮遊ゲ
ート電極（７）上に形成された第２の絶縁膜（８）とが
ある。

ここで浮遊ゲート電極（７）は多結晶シリコンを前記四
部（５〉に埋めるように積層させ、その後に前記凹部（
５）の中程までエツチングをおこない、凹部（５）の下
層に配置されるようにする。

最後に前記ソース（３）より前記第２の絶縁膜（８）を
渡り前記ドレイン（４）まで形成された制御ゲート電極
（９）とがある。

ここで制御ゲート電極（９）は第２の絶縁膜（８）を介
してソース（３）およびドレイン（４）間に形成され、
多結晶シリコンを埋めた後に第１図の如くエツチングす
る。

本発明の特徴とするところは前記浮遊ゲート電極（７）
にある。つまりこの浮遊ゲート電極（７）を前記凹部（
５）の下層に設けるには、単に多結晶シリコンを前記凹
部〈５〉に埋め込んだ後マスクを介さすともエツチング
すれば形成できるため非常に簡単に浮遊ゲート電極（７
）が形成できる。

更には不揮発性半導体メモリセルとスイッチングトラン
ジスタとが平面的に同じ位置に形成されるため占有面積
を大幅に小きくできる。

ここで第１図は第３図におけるｘ−ｘ’線の断面図であ
り、第３図の横の斜線領域は分離用のトレンチであり、
縦の斜線部は前記凹部のためのトレンチである。また配
線（１０）はソースとオーミンクコンタクトしており、
配線（１１）はドレインとオーミックコンタクトしてい
る。

次に本発明の不揮発性半導体メモリ装置（１）の製造方
法を第４図を参照しながら説明する。

先ず第３図に示す如く、横方向の分離用の深いトレンチ
（１２）を形成した後、第４図（イ）に示す如くシリコ
ン半導体基板（２）に反応性イオンエツチング法等でエ
ツチングをおこない凹部（５）を形成する。

次に第４図（ロ）に示す如く、熱酸化法等により全面に
第１の絶縁膜（６〉を形成し、多結晶シリコン（７）を
積層させて凹部（５）に埋め込む。

次に第４図（八）に示す如く、凹部（５）中程まで多結
晶シリコン膜をエツチングして浮遊ゲート電極（７）を
形成し、再度筒２の絶縁膜（８）を形成する。

更に第４図（ニ）に示す如く、多結晶シリコン膜を積層
しエツチングをして所望の制御ゲート電極（９）を形成
する。

最後に第４図（＊）に示す如く、例えば熱酸化法等を用
いて表面に絶縁膜（１３〉を形成した後に、ソース（３
）およびドレイン（４）をヒ素をイオン注入して形成し
、図示してないが夫々にオーミンクコンタクトするソー
ス、ドレイン電極配線（１０）（１１）を設ける。

（ト）発明の効果 以上に説明した如く、浮遊ゲート電極（７）を凹部（５
）の下層に設けることで不揮発性半導体メモリセルとス
イッチングトランジスタとが平面的に同じ位置に形成さ
れるため占有面積を大幅に小さくできる。

【図面の簡単な説明】

第１図は本発明の一実施例であり不揮発性半導体メモリ
装置の断面図、第２図は従来の不揮発性半導体メモリ装
置の断面図、第３図は本発明の不揮発性半導体メモリ装
置の平面図、第４図（り乃至第４図（＊）は本発明の不
揮発性半導体メモリ装置の製造方法を示す断面図である
。 （１）は不揮発性半導体メモリ装置、　（２）は基板、
　　（３）はソース、　　（４）はドレイン、　　（５
〉は凹部、　（６）は第１の絶縁膜、　り７）は浮遊ゲ
ート電極、　（８）は第２の絶縁膜、　（９）は制御ゲ
ート電極、　　（１０）　、　（１１）は配線、　（１
２）はトレンチ、（１３）は絶縁膜である。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板表面に互いに離間して設けられたソー
   スおよびドレインと、このソースおよびドレイン問のチ
   ャンネル領域に形成された凹部と、この凹部上に形成さ
   れた第１の絶縁膜と、この第１の絶縁膜を介して前記凹
   部の下層に埋設された浮遊ゲート電極と、この浮遊ゲー
   ト電極上に形成された第２の絶縁膜と、前記ソースより
   前記第２の絶縁膜を渡り前記ドレインまで形成された制
   御ゲート電極とを具備することを特徴とした不揮発性半
   導体メモリ装置。