JPS63177571A

JPS63177571A - 不揮発性半導体メモリ装置

Info

Publication number: JPS63177571A
Application number: JP62009592A
Authority: JP
Inventors: Yuji Kitamura; 北村　裕二
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-01-19
Filing date: 1987-01-19
Publication date: 1988-07-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は浮遊ゲートと制御ゲートを有する不揮発性半導
体メモリ装置に関するものである。

（ロ）従来の技術一般に、浮遊ゲートと制御ゲートを有し、電気的消去を
可能とした不揮発性半導体メモリ装置としては、例えば
特開昭５９−１４８３７０号公報（第４図）が詳しい。

第４図における不揮発性半導体メモリ装置（２１）を説
明すると、先ず一導電型の半導体基板（２２）と、例え
ばロコスで形成された素子間分離用絶縁膜（２３）と、
この素子間分離用絶縁膜（２３）間に形成された不純物
拡散層より成るソースおよびドレイン領域（２４）（２
５）と、このソースおよびドレイン（２４）（２５）間
上に設けられた不揮発性半導体メモリ装置の浮遊ゲート
電極（２６）と、この浮遊ゲート電極（２６）上に設け
られた制御ゲート電極（２７）と、また別のソースおよ
びドレイン間上に設けられた周辺トランジスタ（スイッ
チングトランジスタ等）ゲート電極（２８）等を具備し
、（２９〉はＥＰＲＯＭメモリーセル、（３０）は周辺
の一層ゲート型ＭｏＳトランジスタである。

（ハ）発明が解決しようとする問題点しかし上述の構成の不揮発性半導体メモリ装置（２１）
はこれを選択するためのスイッチングトランジスタ（３
０）が平面的に異なる所に配置されるため、チップの占
有面積を小さくするにも限界があった。

更にはソースおよびドレイン（２４）（２５）を形成し
であるため更に素子の占有面積を大きくしていた。

（ニ）問題点を解決するための手段本発明は上述の問題点に鑑みてなされ、一導電型の半導
体基板（２）と、この半導体基板（２）上に形成された
逆導電型のエピタキシャル層（３）と、このエピタキシ
ャル層（３）上に設けられた分離領域（４）と、この分
離領域（４）に囲まれて設けられた素子領域（５）と、
この素子領域（５）に設けられ前記半導体基板（２）に
まで到達した凹部（６）と、前記素子領域（５）に設け
られ前記凹部（６）と隣接した拡散領域（７）と、前記
凹部（６）表面に設けられた第１の絶縁膜（８）と、こ
の第１の絶縁膜（８）を介して前記凹部（６）の下層に
埋設された浮遊ゲート電極（９）と、この浮遊ゲート電
極（９）上に設けられた第２の絶縁膜（１０）と、前記
拡散領域（７）より前記第２の絶縁膜（１０）上まで形
成された制御ゲート電極（１１）とを具備することで解
決するものである。

（＊）作用従来の如く不揮発性半導体メモリセル（２９）とスイッ
チングトランジスタ（３０）とが平面的に異なる所に配
置されず、第１図の如く平面的に同じ位置に形成するこ
とにより、占有面積を従来の約１７２に減少できる。

更には従来のドレイン（２５）を本願では半導体基板（
２）で代用するためドレインの領域だけ素子の占有面積
を小さくできる。

（へ）実施例以下に本発明である不揮発性半導体メモリ装置（１）の
一実施例を図面（第１図）を参照しながら説明する。

先ずＮ型の半導体基板（２）と、この半導体基板（２）
上に積層されたＰ型のエピタキシャル層（３）と、この
エピタキシャル層（３）上に設けられた分離領域（４）
・・・（４）とがある。

ここでは分離領域（４）としてロコスを使用して１　い
るが他にはトレンチ等が考えられる。

次にこの分離領域（４）に囲まれて設けられた素子領域
（５）と、この素子領域（５）に設けられ前記半導体基
板（２）にまで到達した凹部（６）と、前記素子領域（
５）に設けられ前記凹部（６）と隣接した拡散領域（７
）がある。

ここでは第２図（第１図の平面図）の斜線領域の如くロ
コスで素子領域（点線で示す。）（５）・・・（５）が
囲まれており、この素子領域（５）の一部に反応性イオ
ンエツチング法等を用いて凹部（６）（点線で示す）が
掘り込まれている。モして凹部（６）と隣接してＮ′″
型の拡散領域（７）が形成きれている。

更に前記凹部（６）表面に設けられた第１の絶縁膜（８
）と、この第１の絶縁膜（８）を介して前記凹部（６）
の下層に埋設された浮遊ゲート電極（９）と、この浮遊
ゲート電極（９）上に設けられた第２の絶縁膜（１０）
と、前記拡散領域（７）より前記第２の絶縁膜（１０）
上まで形成された制御ゲート電極（１１）とがある。

ここで第１の絶縁膜（８）は凹部（６）を形成した後に
熱酸化法等を用いて形成し、その後多結晶シリコンで前
記凹部を埋めるように積層し、更に前記凹部（６）の中
程まで多結晶シリコンをエツチングする。従って凹部（
６）の下層に多結晶シリコンの浮遊ゲート電極（９）が
形成される。

またこの浮遊ゲート電極（９）上に熱酸化法等を用いて
第２の絶縁膜（１０〉を形成し、その上に更にＣＶＤ法
等を用いて多結晶シリコン膜（１１）を積層し、所望の
形状にエツチングをして制御ゲート電極（１１）を形成
する。

またこの後に全面に熱酸化法等でシリフン酸化膜等の絶
縁膜（１２）を積層した後、第２図に示す如く配線Ａ−
Ａ’（１３）、Ｂ−Ｂ’（１４）等を形成する。

本発明の第１の特徴とする点は前記浮遊ゲート電極（９
）にある。つまりこの浮遊ゲート電極（９）を前記凹部
（６）の下層に設けることで不揮発性半導体メモリセル
とスイッチングトランジスタとを第１図の如く平面的に
同じ位置にできるため、占有面積を従来の約１７２に減
少できろ。

また本発明の第２の特徴とする点はドレインを半導体基
板（２）で代用することにある。第３図は第１図、第２
図で示した不揮発性半導体メモリ素子の等価回路図であ
り、この中のトランジスタ（１５）（１６）がソース（
７）と基板（２）の間の第１の絶縁膜（８）に沿って形
成しており、ソース（７）よりトランジスタ（１６）と
（１５）が順に形成された形となる。

従って従来の如きドレインは基板（２）で代用している
ためにその分だけ占有面積を小さくできる。

（ト）発明の詳細な説明した如く不揮発性半導体メモリセルとスッチング
トランジスタとが平面的に同じ位置に形成され、更には
ドレインを半導体基板（２）で代用するために素子の占
有面積を非常に小さくできる。

【図面の簡単な説明】

第１図は本発明の不揮発性半導体メモリ装置のの断面図
、第２図は第１図の平面図、第３図は第２図の等価回路
図、第４図は従来の不揮発性半導体メモリ装置の断面図
である。（１）は不揮発性半導体メモリ装置、（２）は半導体基
板、（３）はエピタキシャル層、（４）は分離領域、り
５）は素子領域、（６）は凹部、（７）は拡散領域、（
８）は第１の絶縁膜、（９）は浮遊ゲート！極、（１０
）は第２の絶縁膜、（１１）は制御ゲート電極、（１２
）は絶縁膜、（１３）　、　（１４）は配線、（１５）
　、　（１６）はトランジスタである。

Claims

【特許請求の範囲】

（１）一導電型の半導体基板と、この半導体基板上に形
成された逆導電型のエピタキシャル層と、このエピタキ
シャル層上に設けられた分離領域と、この分離領域に囲
まれて設けられた素子領域と、この素子領域に設けられ
前記半導体基板にまで到達した凹部と、前記素子領域に
設けられ前記凹部と隣接した拡散領域と、前記凹部表面
に設けられた第１の絶縁膜と、この第１の絶縁膜を介し
て前記凹部の下層に埋設された浮遊ゲート電極と、この
浮遊ゲート電極上に設けられた第２の絶縁膜と、前記拡
散領域より前記第２の絶縁膜上まで形成された制御ゲー
ト電極とを具備することを特徴とした不揮発性半導体メ
モリ装置。