JPS63177571A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS63177571A JPS63177571A JP62009592A JP959287A JPS63177571A JP S63177571 A JPS63177571 A JP S63177571A JP 62009592 A JP62009592 A JP 62009592A JP 959287 A JP959287 A JP 959287A JP S63177571 A JPS63177571 A JP S63177571A
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- recess
- floating gate
- gate electrode
- insulating film
- semiconductor memory
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims description 10
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は浮遊ゲートと制御ゲートを有する不揮発性半導
体メモリ装置に関するものである。
体メモリ装置に関するものである。
(ロ)従来の技術
一般に、浮遊ゲートと制御ゲートを有し、電気的消去を
可能とした不揮発性半導体メモリ装置としては、例えば
特開昭59−148370号公報(第4図)が詳しい。
可能とした不揮発性半導体メモリ装置としては、例えば
特開昭59−148370号公報(第4図)が詳しい。
第4図における不揮発性半導体メモリ装置(21)を説
明すると、先ず一導電型の半導体基板(22)と、例え
ばロコスで形成された素子間分離用絶縁膜(23)と、
この素子間分離用絶縁膜(23)間に形成された不純物
拡散層より成るソースおよびドレイン領域(24)(2
5)と、このソースおよびドレイン(24)(25)間
上に設けられた不揮発性半導体メモリ装置の浮遊ゲート
電極(26)と、この浮遊ゲート電極(26)上に設け
られた制御ゲート電極(27)と、また別のソースおよ
びドレイン間上に設けられた周辺トランジスタ(スイッ
チングトランジスタ等)ゲート電極(28)等を具備し
、(29〉はEPROMメモリーセル、(30)は周辺
の一層ゲート型MoSトランジスタである。
明すると、先ず一導電型の半導体基板(22)と、例え
ばロコスで形成された素子間分離用絶縁膜(23)と、
この素子間分離用絶縁膜(23)間に形成された不純物
拡散層より成るソースおよびドレイン領域(24)(2
5)と、このソースおよびドレイン(24)(25)間
上に設けられた不揮発性半導体メモリ装置の浮遊ゲート
電極(26)と、この浮遊ゲート電極(26)上に設け
られた制御ゲート電極(27)と、また別のソースおよ
びドレイン間上に設けられた周辺トランジスタ(スイッ
チングトランジスタ等)ゲート電極(28)等を具備し
、(29〉はEPROMメモリーセル、(30)は周辺
の一層ゲート型MoSトランジスタである。
(ハ)発明が解決しようとする問題点
しかし上述の構成の不揮発性半導体メモリ装置(21)
はこれを選択するためのスイッチングトランジスタ(3
0)が平面的に異なる所に配置されるため、チップの占
有面積を小さくするにも限界があった。
はこれを選択するためのスイッチングトランジスタ(3
0)が平面的に異なる所に配置されるため、チップの占
有面積を小さくするにも限界があった。
更にはソースおよびドレイン(24)(25)を形成し
であるため更に素子の占有面積を大きくしていた。
であるため更に素子の占有面積を大きくしていた。
(ニ)問題点を解決するための手段
本発明は上述の問題点に鑑みてなされ、一導電型の半導
体基板(2)と、この半導体基板(2)上に形成された
逆導電型のエピタキシャル層(3)と、このエピタキシ
ャル層(3)上に設けられた分離領域(4)と、この分
離領域(4)に囲まれて設けられた素子領域(5)と、
この素子領域(5)に設けられ前記半導体基板(2)に
まで到達した凹部(6)と、前記素子領域(5)に設け
られ前記凹部(6)と隣接した拡散領域(7)と、前記
凹部(6)表面に設けられた第1の絶縁膜(8)と、こ
の第1の絶縁膜(8)を介して前記凹部(6)の下層に
埋設された浮遊ゲート電極(9)と、この浮遊ゲート電
極(9)上に設けられた第2の絶縁膜(10)と、前記
拡散領域(7)より前記第2の絶縁膜(10)上まで形
成された制御ゲート電極(11)とを具備することで解
決するものである。
体基板(2)と、この半導体基板(2)上に形成された
逆導電型のエピタキシャル層(3)と、このエピタキシ
ャル層(3)上に設けられた分離領域(4)と、この分
離領域(4)に囲まれて設けられた素子領域(5)と、
この素子領域(5)に設けられ前記半導体基板(2)に
まで到達した凹部(6)と、前記素子領域(5)に設け
られ前記凹部(6)と隣接した拡散領域(7)と、前記
凹部(6)表面に設けられた第1の絶縁膜(8)と、こ
の第1の絶縁膜(8)を介して前記凹部(6)の下層に
埋設された浮遊ゲート電極(9)と、この浮遊ゲート電
極(9)上に設けられた第2の絶縁膜(10)と、前記
拡散領域(7)より前記第2の絶縁膜(10)上まで形
成された制御ゲート電極(11)とを具備することで解
決するものである。
(*)作用
従来の如く不揮発性半導体メモリセル(29)とスイッ
チングトランジスタ(30)とが平面的に異なる所に配
置されず、第1図の如く平面的に同じ位置に形成するこ
とにより、占有面積を従来の約172に減少できる。
チングトランジスタ(30)とが平面的に異なる所に配
置されず、第1図の如く平面的に同じ位置に形成するこ
とにより、占有面積を従来の約172に減少できる。
更には従来のドレイン(25)を本願では半導体基板(
2)で代用するためドレインの領域だけ素子の占有面積
を小さくできる。
2)で代用するためドレインの領域だけ素子の占有面積
を小さくできる。
(へ)実施例
以下に本発明である不揮発性半導体メモリ装置(1)の
一実施例を図面(第1図)を参照しながら説明する。
一実施例を図面(第1図)を参照しながら説明する。
先ずN型の半導体基板(2)と、この半導体基板(2)
上に積層されたP型のエピタキシャル層(3)と、この
エピタキシャル層(3)上に設けられた分離領域(4)
・・・(4)とがある。
上に積層されたP型のエピタキシャル層(3)と、この
エピタキシャル層(3)上に設けられた分離領域(4)
・・・(4)とがある。
ここでは分離領域(4)としてロコスを使用して1 い
るが他にはトレンチ等が考えられる。
るが他にはトレンチ等が考えられる。
次にこの分離領域(4)に囲まれて設けられた素子領域
(5)と、この素子領域(5)に設けられ前記半導体基
板(2)にまで到達した凹部(6)と、前記素子領域(
5)に設けられ前記凹部(6)と隣接した拡散領域(7
)がある。
(5)と、この素子領域(5)に設けられ前記半導体基
板(2)にまで到達した凹部(6)と、前記素子領域(
5)に設けられ前記凹部(6)と隣接した拡散領域(7
)がある。
ここでは第2図(第1図の平面図)の斜線領域の如くロ
コスで素子領域(点線で示す。)(5)・・・(5)が
囲まれており、この素子領域(5)の一部に反応性イオ
ンエツチング法等を用いて凹部(6)(点線で示す)が
掘り込まれている。モして凹部(6)と隣接してN′″
型の拡散領域(7)が形成きれている。
コスで素子領域(点線で示す。)(5)・・・(5)が
囲まれており、この素子領域(5)の一部に反応性イオ
ンエツチング法等を用いて凹部(6)(点線で示す)が
掘り込まれている。モして凹部(6)と隣接してN′″
型の拡散領域(7)が形成きれている。
更に前記凹部(6)表面に設けられた第1の絶縁膜(8
)と、この第1の絶縁膜(8)を介して前記凹部(6)
の下層に埋設された浮遊ゲート電極(9)と、この浮遊
ゲート電極(9)上に設けられた第2の絶縁膜(10)
と、前記拡散領域(7)より前記第2の絶縁膜(10)
上まで形成された制御ゲート電極(11)とがある。
)と、この第1の絶縁膜(8)を介して前記凹部(6)
の下層に埋設された浮遊ゲート電極(9)と、この浮遊
ゲート電極(9)上に設けられた第2の絶縁膜(10)
と、前記拡散領域(7)より前記第2の絶縁膜(10)
上まで形成された制御ゲート電極(11)とがある。
ここで第1の絶縁膜(8)は凹部(6)を形成した後に
熱酸化法等を用いて形成し、その後多結晶シリコンで前
記凹部を埋めるように積層し、更に前記凹部(6)の中
程まで多結晶シリコンをエツチングする。従って凹部(
6)の下層に多結晶シリコンの浮遊ゲート電極(9)が
形成される。
熱酸化法等を用いて形成し、その後多結晶シリコンで前
記凹部を埋めるように積層し、更に前記凹部(6)の中
程まで多結晶シリコンをエツチングする。従って凹部(
6)の下層に多結晶シリコンの浮遊ゲート電極(9)が
形成される。
またこの浮遊ゲート電極(9)上に熱酸化法等を用いて
第2の絶縁膜(10〉を形成し、その上に更にCVD法
等を用いて多結晶シリコン膜(11)を積層し、所望の
形状にエツチングをして制御ゲート電極(11)を形成
する。
第2の絶縁膜(10〉を形成し、その上に更にCVD法
等を用いて多結晶シリコン膜(11)を積層し、所望の
形状にエツチングをして制御ゲート電極(11)を形成
する。
またこの後に全面に熱酸化法等でシリフン酸化膜等の絶
縁膜(12)を積層した後、第2図に示す如く配線A−
A’(13)、B−B’(14)等を形成する。
縁膜(12)を積層した後、第2図に示す如く配線A−
A’(13)、B−B’(14)等を形成する。
本発明の第1の特徴とする点は前記浮遊ゲート電極(9
)にある。つまりこの浮遊ゲート電極(9)を前記凹部
(6)の下層に設けることで不揮発性半導体メモリセル
とスイッチングトランジスタとを第1図の如く平面的に
同じ位置にできるため、占有面積を従来の約172に減
少できろ。
)にある。つまりこの浮遊ゲート電極(9)を前記凹部
(6)の下層に設けることで不揮発性半導体メモリセル
とスイッチングトランジスタとを第1図の如く平面的に
同じ位置にできるため、占有面積を従来の約172に減
少できろ。
また本発明の第2の特徴とする点はドレインを半導体基
板(2)で代用することにある。第3図は第1図、第2
図で示した不揮発性半導体メモリ素子の等価回路図であ
り、この中のトランジスタ(15)(16)がソース(
7)と基板(2)の間の第1の絶縁膜(8)に沿って形
成しており、ソース(7)よりトランジスタ(16)と
(15)が順に形成された形となる。
板(2)で代用することにある。第3図は第1図、第2
図で示した不揮発性半導体メモリ素子の等価回路図であ
り、この中のトランジスタ(15)(16)がソース(
7)と基板(2)の間の第1の絶縁膜(8)に沿って形
成しており、ソース(7)よりトランジスタ(16)と
(15)が順に形成された形となる。
従って従来の如きドレインは基板(2)で代用している
ためにその分だけ占有面積を小さくできる。
ためにその分だけ占有面積を小さくできる。
(ト)発明の詳細
な説明した如く不揮発性半導体メモリセルとスッチング
トランジスタとが平面的に同じ位置に形成され、更には
ドレインを半導体基板(2)で代用するために素子の占
有面積を非常に小さくできる。
トランジスタとが平面的に同じ位置に形成され、更には
ドレインを半導体基板(2)で代用するために素子の占
有面積を非常に小さくできる。
第1図は本発明の不揮発性半導体メモリ装置のの断面図
、第2図は第1図の平面図、第3図は第2図の等価回路
図、第4図は従来の不揮発性半導体メモリ装置の断面図
である。 (1)は不揮発性半導体メモリ装置、(2)は半導体基
板、(3)はエピタキシャル層、(4)は分離領域、り
5)は素子領域、(6)は凹部、(7)は拡散領域、(
8)は第1の絶縁膜、(9)は浮遊ゲート!極、(10
)は第2の絶縁膜、(11)は制御ゲート電極、(12
)は絶縁膜、(13) 、 (14)は配線、(15)
、 (16)はトランジスタである。
、第2図は第1図の平面図、第3図は第2図の等価回路
図、第4図は従来の不揮発性半導体メモリ装置の断面図
である。 (1)は不揮発性半導体メモリ装置、(2)は半導体基
板、(3)はエピタキシャル層、(4)は分離領域、り
5)は素子領域、(6)は凹部、(7)は拡散領域、(
8)は第1の絶縁膜、(9)は浮遊ゲート!極、(10
)は第2の絶縁膜、(11)は制御ゲート電極、(12
)は絶縁膜、(13) 、 (14)は配線、(15)
、 (16)はトランジスタである。
Claims (1)
- (1)一導電型の半導体基板と、この半導体基板上に形
成された逆導電型のエピタキシャル層と、このエピタキ
シャル層上に設けられた分離領域と、この分離領域に囲
まれて設けられた素子領域と、この素子領域に設けられ
前記半導体基板にまで到達した凹部と、前記素子領域に
設けられ前記凹部と隣接した拡散領域と、前記凹部表面
に設けられた第1の絶縁膜と、この第1の絶縁膜を介し
て前記凹部の下層に埋設された浮遊ゲート電極と、この
浮遊ゲート電極上に設けられた第2の絶縁膜と、前記拡
散領域より前記第2の絶縁膜上まで形成された制御ゲー
ト電極とを具備することを特徴とした不揮発性半導体メ
モリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62009592A JPS63177571A (ja) | 1987-01-19 | 1987-01-19 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62009592A JPS63177571A (ja) | 1987-01-19 | 1987-01-19 | 不揮発性半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63177571A true JPS63177571A (ja) | 1988-07-21 |
Family
ID=11724598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62009592A Pending JPS63177571A (ja) | 1987-01-19 | 1987-01-19 | 不揮発性半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63177571A (ja) |
-
1987
- 1987-01-19 JP JP62009592A patent/JPS63177571A/ja active Pending
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