JPS63178557A

JPS63178557A - 半導体集積回路装置の自動配線方法

Info

Publication number: JPS63178557A
Application number: JP902787A
Authority: JP
Inventors: Mototaka Kuribayashi; 栗林　元隆
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-20
Filing date: 1987-01-20
Publication date: 1988-07-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【発明の目的〕（産業上の利用分３ＬＰ）この発明は半導体集積回路装置において、セル或いはブ
ロックの端子間の配線を自動的に行なう手法に関する。

（従来の技術）大規模集積回路を設計するために、Ｍ層的レイアウト設
計手法が広く用いられている０階層的レイアウト設計手
法では、大規模回路を複数個の部分回路に分割し、各部
分回路は、セルやブロックを下位レベルからボトムアッ
プ的に積みトげてレイアウトし、ブロックとして構成す
る。これらのブロックの中には、はぼ高さの等しいセル
を列状に何段かに分けて配置して、セルの端子間をセル
列とセル列の間の配線領域で配線することによって設計
するポリセル方式で構成されるものがある。

また、人手、設計されたブロック、他の方式で構成され
たブロックも存在する。設計の各ＷＩＰ！ルベルでは、
形と大きさの決まった複数個のブロック（一般には、種
々の大きさのブロックが存在）を配置し、これらのブロ
ック間を配線するというビルディングブロック方式が使
われることがある。

ビルディングブロック方式の最も一般的な方法は、全て
のブロックを矩形形状として下位レベルで構成し、ブロ
ックとブロックとの配線領域をチャネルと定義し、各チ
ャネルごとにチャネル配線方法を適用して、チップ全体
の配線を行なうものである。ポリセル方式で設計するブ
ロックの形状を矩形に構成するとき、セル行長を合せる
ためのセルをセル行端に挿入するのが一般的である。そ
の理由は、各セルは種々の幅をもっているためセル行に
長さの長短が出ろためと、セル行を貫通する配線を通過
させるために挿入する通過配線用セルの挿入によってセ
ル行長の不揃いが出るためである。

セル行長合せのセルを挿入した領域は、配線領域として
、ブロック内においても、　−ＷｔＨ上のブロック間に
おいても、有効利用されなかった。また、ポリセルブロ
ック内のチャネルの両端において、配線領域として使用
されない領域は、−階層上のブロック間の配線領域とし
て利用されることもなかった。

（発明が解決しようとする問題点）このように、従来のビルディングブロック設計方式にお
いては、ポリセルブロック内の、セル行長合せのセルの
領域、チャネルの両端の一部未使用領域の有効利用が計
られなかったため、集積度が低下した。

そこで、この発明は、ポリセルブロックの上記２領域を
有効利用して集積度の向上を実現する配線方法を提供す
ることを目的とする。

〔発明の構成〕

（問題点を解決するための手段）すなわち、ブロック間のチャネルを順次配線していくと
き、チャネルに隣接するブロックがポリセルブロックで
あれば、セル行長合せのために挿入されたセルを削除す
ると同時に、ポリセルブロック内で配線領域として使用
されていない領域をブロック間のチャネルに統合し、こ
の統合した領域でチャネル配線方式によって所望の配線
を実現することを特徴としているのである。

（作　　用）この発明は、ブロック間のチャネル内での結線要求の一
部を、幹線をポリセルブロック内の非有効領域に割り当
てることによって、ブロック間のチャネルの必要トラッ
ク数を減少させることにより、集積度を高めるようにし
ている。

（実　施　例）以下、図面を用いて本発明の詳細な説明する。

第１ｔＭは、本発明の配線方式のフローチャートを示す
。同図において、ステップ（Ｓｌ）で、ポリセル方式で
構成するブロックの配置、配線を行い、矩形のブロック
として登録する。第２図に、このように設計されたブロ
ックと他の設計方式で構成したブロックを配置した様子
を示す、同図において、Ｂｉ（ｔ＝１〜ｉｏ）はブロッ
クを、Ｃａ（ｊ＝１〜９）は、ブロック間の配線領域と
して使用されるチャネルを示す。

たとえば、ブロックＢ４がポリセルブロックであり、Ｂ
、が人手、設計されたブロックであるとし、両ブロック
間のチャネルをＣ３とする。第３Ｎに、これらの詳細な
図を示す。同図において、１はポリセル、２は、セル行
長合わせのセル、３は、ブロック内部のチャネルを示す
。また、ｊｉｏ　ｔ、／　ｔｔｉ’　（ｔ＝　１〜７）
は、端子を示し、ｔＬとｊｉ’　ｗｉｔ’の結線要求が
あるものとする。

さて、第２図のように定義されたチャネルを、順次チャ
ネル配線方式によって配線する。このとき、チャネルを
処理する順序は、チャネルが゛ｒ字型に直交していると
き、チャネルの長辺に接するチャネルをチャネルの短辺
に接するチャネルより先に処理し、チャネルの長辺側の
端子位置を決めた後に、チャネルの短辺に接するチャネ
ルの配線を行なうように決める。各チャネルにおける配
線方法は、第１図のフローチャートのステップ（Ｓ２）
〜ステップ（Ｓ５）に示すが、第３図を例として以下説
明する。

まず、ステップ（Ｓ２）で、チャネルＣ１に次のような
領域を付は加えて、これを新らたにチャネルＣ９とする
。

■、２幅合わせのセルの占める領域 ■、ニブロックＢ４の内部のチャネル配線領域として使
用されていない領域百、：チャネルＣ，へ引き出される信号線の占めるトラ
ック領域上記領域でチャネルＣ１ｌと連結な領域を各々Ｄ１、Ｄ
２．Ｄ、とする、これら３領域を第４図に示す。

第４図で、ｌｌｌ１１１部分はＤい旧部分はＤ２．１部
分はＤ８を示す。

フローチャートのステップ（Ｓｌ）を実行した結果。

チャネルＣ１は、最初に定義した矩形の領域にり、とＤ
２とり、の３領域が追加されて、第５図のように拡張と
れる０次にステップ（Ｓ３）で、ポリセルブロックに挿
入されていたセル行畏合せのスルーセルを削除する。従
って、スルーセルの占めていた領域Ｄ１は、配線領域し
て利用できる。ブロックＢ４をステップ（Ｓｌ）で構成
したときには、チャネルＣ８へ引き出す信号線の端子は
全て、ブロックＢ４とチャネルＣ１の境界辺上に、ｔｔ
’　＋ｔｚ’　＊・・・、ｔ７′　と設定されるが、ス
テップ（Ｓ４）で、新らたなチャネルＣ，上の境界に図
５のように定義しなおす、最後に、ステップ（Ｓ５）で
、上記チャネルＣ１内を、凹領域への幹線の割り当てを
許して、チャネル配線方式で実行する。このようにして
、チャネルＣ１を配線した結果を図６に示す、また、従
来技術を適用した場合は、図７のようになる。この例に
おいては、チャネルにおける必要トラック数は、従来技
術では３本、本発明では１本となる。

〔発明の効果〕

以上説明したように、この発明によれば、半導体集積回
路において、集積度が向上する。

【図面の簡単な説明】

第１図は本発明の配線方式のフローチャート。第２図はビルディングブロック方式によるブロックの配
置と配線領域のチャネルへの分割の一例を示す図、第３
図はポリセルブロック内のレイアウト結果の一例を示す
図、第４図はブロック間のチャネルに併合する領域を示
す図、第５図は併合により新たに定義されたチャネルを
示す図、第６図は本発明の応用例の一実施例を示す配線
図、第７図は第６図に対する従来技術を適用した配線結
果を示す図である。第２図第　　５　図第　　６　図

Claims

【特許請求の範囲】

複数個の矩形をしたブロックを半導体基板に配置し、そ
の間に必要に応じた配線を施して所望の回路動作を実現
する、ビルディングブロック方式の半導体集積回路装置
において、ブロック間の配線領域を複数個のチャネルに
分割し、各チャネルに対して順次配線処理を行なってい
くとき、該チャネルに隣接するブロックが、セルを列状
に配列して構成されているとき、このブロック内のセル
列端に配置された通過配線専用のセルで、通過配線が施
されていない、該チャネルに隣接する部分領域を削除し
、ブロック内で配線領域として使用されない領域を該チ
ャネルの配線を行うとき利用することを特徴とする半導
体集積装置の自動配線方法。