JPS6316639A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6316639A JPS6316639A JP16113486A JP16113486A JPS6316639A JP S6316639 A JPS6316639 A JP S6316639A JP 16113486 A JP16113486 A JP 16113486A JP 16113486 A JP16113486 A JP 16113486A JP S6316639 A JPS6316639 A JP S6316639A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にアルミ多層
配線のスルー・ホールの形成に関する。
配線のスルー・ホールの形成に関する。
従来、この種の多層配線の層間絶縁膜には、低温成長が
可能で且つ被覆性も丁ぐれたプラズマＣＶＤ法によるシ
リコン窒化膜が通常使用される。
可能で且つ被覆性も丁ぐれたプラズマＣＶＤ法によるシ
リコン窒化膜が通常使用される。
化される。
しかし、この従来の層間絶縁膜は言わばシリコン窒化膜
を下層膜、シリカ塗布膜を上ＩＷＪ膜とした積層構造で
あるのでスルー・ホールを開孔する際問題を生じる。
を下層膜、シリカ塗布膜を上ＩＷＪ膜とした積層構造で
あるのでスルー・ホールを開孔する際問題を生じる。
通常、この層間絶縁膜にスルー・ホールを開孔するには
四弗化炭素（ＣＦ４）’ａ’主井としたガスによるプラ
ズマエツチング技術が用いられるが。
四弗化炭素（ＣＦ４）’ａ’主井としたガスによるプラ
ズマエツチング技術が用いられるが。
シリカ塗布膜はシリコン酸化膜に似た組成をもちシリコ
ン窒化膜に比較するとプラズマエツチングに対するエツ
チング速度が小さいので、シリカ塗布膜の一部がシリコ
ン窒化膜の開孔部の峰に旧ってひさし状に残される。従
ってシリコン窒化膜にはアルミ配線に対してきわめて良
好なカバレージさしに邪魔されて内部まで入り込めず接
続不良をｇこす。この問題はシリカ塗布膜にリンＣＰ）
等の不純物を添加しプラズマエツチングに対するエツチ
ング速度ｌ大きくすることによって一応解決される。し
かしながら、このようにリンを含むシリカ塗布膜を使用
すると、上層のアルミ配線はリンを含んだシリカ塗布膜
と接触することとなるので外部から水分の侵入があった
とき腐食され易くな一ニングされるので、下地にリンを
含んだシリカ塗布膜があると、良好な異方性エツチング
効果ン得ることが困雉となり、配線は異常なサイドエッ
チｌ受けろようになる。
ン窒化膜に比較するとプラズマエツチングに対するエツ
チング速度が小さいので、シリカ塗布膜の一部がシリコ
ン窒化膜の開孔部の峰に旧ってひさし状に残される。従
ってシリコン窒化膜にはアルミ配線に対してきわめて良
好なカバレージさしに邪魔されて内部まで入り込めず接
続不良をｇこす。この問題はシリカ塗布膜にリンＣＰ）
等の不純物を添加しプラズマエツチングに対するエツチ
ング速度ｌ大きくすることによって一応解決される。し
かしながら、このようにリンを含むシリカ塗布膜を使用
すると、上層のアルミ配線はリンを含んだシリカ塗布膜
と接触することとなるので外部から水分の侵入があった
とき腐食され易くな一ニングされるので、下地にリンを
含んだシリカ塗布膜があると、良好な異方性エツチング
効果ン得ることが困雉となり、配線は異常なサイドエッ
チｌ受けろようになる。
本発明の目的は、上記の情況に鑑み、プラズマ異方性エ
ツチングによる上層アルミ配線の形成工程には何等の支
障を与えることなく、１間絶縁膜内に良好なカバレージ
形状のスルー・ホールな容易に形成し得るスルー・ホー
ル形成手段を備えた半導体装置の製造方法を提供するこ
とである。
ツチングによる上層アルミ配線の形成工程には何等の支
障を与えることなく、１間絶縁膜内に良好なカバレージ
形状のスルー・ホールな容易に形成し得るスルー・ホー
ル形成手段を備えた半導体装置の製造方法を提供するこ
とである。
本発明の半導体装置の製造方法は、半導体基板上にシリ
コン窒化Ａ’にプラズマＣＶＤ法により低温成長せしめ
る層間絶縁膜形成工程と、前記シリコン窒化膜上にシリ
カを主成分とするシリカ膜を塗布法により形成するシリ
カ塗布膜形成工程と。
コン窒化Ａ’にプラズマＣＶＤ法により低温成長せしめ
る層間絶縁膜形成工程と、前記シリコン窒化膜上にシリ
カを主成分とするシリカ膜を塗布法により形成するシリ
カ塗布膜形成工程と。
前記シリカ塗布膜のスルー・ホールを形成すべき領域の
みに対するリン、ヒ素′Ｊ６よび或いはボロンめ選択的
不純物イオン注入工程とｔ含む。
みに対するリン、ヒ素′Ｊ６よび或いはボロンめ選択的
不純物イオン注入工程とｔ含む。
以下図面ｌ参照して本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を示す工程順
序図である。まず第１図（ａ）に示すように、シリコン
基板１上に下層のアルミ配線２を形成した後にシリコン
窒化膜３１プラズマＣＶＤ法によって厚５００℃以下で
焼き締めることによって層間絶縁膜を形成する。ついで
第１図（ｂ）のようにシリカ塗布膜４上のスルー・ホー
ルを開孔すべき領域８Ｊ：びその周辺にホトレジスト５
ｔマスクとしてリンＣＰ）がイオン注入される。このと
きのイオン注入条件は、加速電圧を約５ Ｑ ｋｅｙ
とし、ドーズ量は約１０１４〜ｉ ｏ ” ｃｒＩＬ
”−” とされる。ここでホトレジスト５ン除去し第
１図（Ｃ）のように新らたにホトレジスト５′ケつけ直
した後これ！マスクとして四弗化炭素（ＣＦ４）Ｙ主要
素とするガスでプラズマエツチングを行なえば、第１図
（ｄ）に示すように上層のアルミ配線６との間にきわめ
て良好なカバレージ性ン示す形状のスルー・ホールが開
孔される。
序図である。まず第１図（ａ）に示すように、シリコン
基板１上に下層のアルミ配線２を形成した後にシリコン
窒化膜３１プラズマＣＶＤ法によって厚５００℃以下で
焼き締めることによって層間絶縁膜を形成する。ついで
第１図（ｂ）のようにシリカ塗布膜４上のスルー・ホー
ルを開孔すべき領域８Ｊ：びその周辺にホトレジスト５
ｔマスクとしてリンＣＰ）がイオン注入される。このと
きのイオン注入条件は、加速電圧を約５ Ｑ ｋｅｙ
とし、ドーズ量は約１０１４〜ｉ ｏ ” ｃｒＩＬ
”−” とされる。ここでホトレジスト５ン除去し第
１図（Ｃ）のように新らたにホトレジスト５′ケつけ直
した後これ！マスクとして四弗化炭素（ＣＦ４）Ｙ主要
素とするガスでプラズマエツチングを行なえば、第１図
（ｄ）に示すように上層のアルミ配線６との間にきわめ
て良好なカバレージ性ン示す形状のスルー・ホールが開
孔される。
以上の説明では、シリカ塗布膜４に注入する不純物がリ
ン（Ｐ）の場合な示したがこの他にもヒ素（Ａｓ）また
はボロン（Ｂ）或いはこれら２つの組み合わせｔ用いて
もよい。ただし、これらの場合では、シーリカ塗布膜４
の膜厚の中央付近まで不純物を導入する必要上その加速
電圧はヒ素（入Ｓ）については約１００ ｋｅｙ、ボロ
ン（Ｂ）については約ｌ Ｑ ｋｅｖ が最適値とし
て選択される。従って。
ン（Ｐ）の場合な示したがこの他にもヒ素（Ａｓ）また
はボロン（Ｂ）或いはこれら２つの組み合わせｔ用いて
もよい。ただし、これらの場合では、シーリカ塗布膜４
の膜厚の中央付近まで不純物を導入する必要上その加速
電圧はヒ素（入Ｓ）については約１００ ｋｅｙ、ボロ
ン（Ｂ）については約ｌ Ｑ ｋｅｖ が最適値とし
て選択される。従って。
図面中の符号７はイオン注入されるこれら不純物の何れ
か一つｔ表わすものである。
か一つｔ表わすものである。
以上詳細に説明したように、本発明によれば、平滑膜と
して用いられたシリカ塗布膜のスルー・ホールを開孔す
べき限られた領域だけに選択的にリン等の不純物がイオ
ン注入法によって添加されるので、層間絶縁膜のこの領
域だけのシリコン窒化膜とシリカ塗布膜のエツチング速
度が同程度に調整され他の領域は変化されずにそのまま
残される。従って、上層のアルミ配線の形成に対するグ
ッズマ異方性ドライエツチングの加工条件に何等の影響
を与えることなくスルーｅホールに対するエツチング条
件のみｌ最適化することができるので、カバレージ形状
のきわめて良好なスルー・ホールを容易に形成すること
ができる。
して用いられたシリカ塗布膜のスルー・ホールを開孔す
べき限られた領域だけに選択的にリン等の不純物がイオ
ン注入法によって添加されるので、層間絶縁膜のこの領
域だけのシリコン窒化膜とシリカ塗布膜のエツチング速
度が同程度に調整され他の領域は変化されずにそのまま
残される。従って、上層のアルミ配線の形成に対するグ
ッズマ異方性ドライエツチングの加工条件に何等の影響
を与えることなくスルーｅホールに対するエツチング条
件のみｌ最適化することができるので、カバレージ形状
のきわめて良好なスルー・ホールを容易に形成すること
ができる。
第１図（ａ）〜（ｄ）は本発明の一実施例を示す工程順
序図である。 １・・・・・・シリコン基板、２・・・・・・下層のア
ルミ配線。 ３・・・・・・プラズマＣＶＤシリコン窒化膜、４・・
・・・・シリカ塗布ｄ、 ５ 、５’・・・・・・ホ
トレジスト、６・・・・・・上層のアルミ配線Ｓ７・・
・・・・イオン注入される不純物。
序図である。 １・・・・・・シリコン基板、２・・・・・・下層のア
ルミ配線。 ３・・・・・・プラズマＣＶＤシリコン窒化膜、４・・
・・・・シリカ塗布ｄ、 ５ 、５’・・・・・・ホ
トレジスト、６・・・・・・上層のアルミ配線Ｓ７・・
・・・・イオン注入される不純物。
Claims (1)
- 半導体基板上にシリコン窒化膜をプラズマＣＶＤ法によ
り低温成長せしめる層間絶縁膜形成工程と、前記シリコ
ン窒化膜上にシリカを主成分とするシリカ膜を塗布法に
より形成するシリカ塗布膜形成工程と、前記シリカ塗布
膜のスルー・ホールを形成すべき領域のみに対するリン
、ヒ素および或いはボロンの選択的不純物イオン注入工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16113486A JPS6316639A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16113486A JPS6316639A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316639A true JPS6316639A (ja) | 1988-01-23 |
Family
ID=15729243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16113486A Pending JPS6316639A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346003B1 (ko) * | 1998-12-28 | 2002-07-26 | 닛본 덴기 가부시끼가이샤 | 반도체 장치의 제조 공정 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196574A (en) * | 1981-05-27 | 1982-12-02 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS607737A (ja) * | 1983-06-27 | 1985-01-16 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-07-08 JP JP16113486A patent/JPS6316639A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196574A (en) * | 1981-05-27 | 1982-12-02 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS607737A (ja) * | 1983-06-27 | 1985-01-16 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346003B1 (ko) * | 1998-12-28 | 2002-07-26 | 닛본 덴기 가부시끼가이샤 | 반도체 장치의 제조 공정 |
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