JPS63155733A - 半導体チツプの装填方法 - Google Patents
半導体チツプの装填方法Info
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- JPS63155733A JPS63155733A JP61303016A JP30301686A JPS63155733A JP S63155733 A JPS63155733 A JP S63155733A JP 61303016 A JP61303016 A JP 61303016A JP 30301686 A JP30301686 A JP 30301686A JP S63155733 A JPS63155733 A JP S63155733A
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- Japan
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- frame
- semiconductor chip
- adhesive
- chip
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ハイブリッド集積回路基板等に半導体チッ
プを装填する方法に関し、特に詳しく言うと、これら基
板に規定されたチップ取付位置に半導体チップを装填す
る時、半導体チップの抑圧により接着剤が他の部分には
みだすのを防止した半導体チップの装填方法に関する。
プを装填する方法に関し、特に詳しく言うと、これら基
板に規定されたチップ取付位置に半導体チップを装填す
る時、半導体チップの抑圧により接着剤が他の部分には
みだすのを防止した半導体チップの装填方法に関する。
例えばハイブリッド集積回路基板に半導体チップを装填
（ダイボンド）する場合、第３図に示すように、セラミ
ック基板等で構成された集積回路基板１に半導体チップ
２の取付位置を規定するように四角い枠３をパラジウム
−銀の導電ペーストで予め印刷等により設けておき、そ
の枠３内に接着剤４をたらし、その上から半導体チップ
２を押えて接着装填していた。
（ダイボンド）する場合、第３図に示すように、セラミ
ック基板等で構成された集積回路基板１に半導体チップ
２の取付位置を規定するように四角い枠３をパラジウム
−銀の導電ペーストで予め印刷等により設けておき、そ
の枠３内に接着剤４をたらし、その上から半導体チップ
２を押えて接着装填していた。
このような方法では、集積回路基板１の表面や導体ペー
ストの表面の微細な凹凸により、ブリージングと呼ばれ
る現象によって、図示するように接着剤４が枠３の外側
ににじみ出て、集積回路基板１上に設けられ金やパラジ
ウム−銀の導電ペーストで作られたワイヤボンド用ラン
ド５にまで広がることがあった。このようなブリージン
グの発生は、パターンを汚すのみならば、ショートさせ
たりして不良品を出すことがあった。
ストの表面の微細な凹凸により、ブリージングと呼ばれ
る現象によって、図示するように接着剤４が枠３の外側
ににじみ出て、集積回路基板１上に設けられ金やパラジ
ウム−銀の導電ペーストで作られたワイヤボンド用ラン
ド５にまで広がることがあった。このようなブリージン
グの発生は、パターンを汚すのみならば、ショートさせ
たりして不良品を出すことがあった。
この発明の目的は、上述したようなブリージングの発生
を防止することができる新規な半導体チップの装填方法
を提供することである。
を防止することができる新規な半導体チップの装填方法
を提供することである。
この発明の半導体チップの装填方法は、集積回路基板等
の固定部材の半導体チップを装填すべき部分に表面が滑
らかな抵抗ペーストで枠体を印刷しかつ焼成し、この枠
体内に半導体チップを接着装填することを特徴とするも
のである。
の固定部材の半導体チップを装填すべき部分に表面が滑
らかな抵抗ペーストで枠体を印刷しかつ焼成し、この枠
体内に半導体チップを接着装填することを特徴とするも
のである。
半導体チップを固定すべき部分が表面が滑らかな抵抗ペ
ーストを印刷、焼成された枠体で規定されているので、
その枠体内に接着剤を載置しその上に半導体チップを乗
せ、押圧してもはみ出した接着剤が枠体内に浸透してい
っても、枠体の表面が滑らかなため、にじみ出しはこの
枠体の部分で止まり、ワイヤボンド用のランドまでにじ
み出ることはない。
ーストを印刷、焼成された枠体で規定されているので、
その枠体内に接着剤を載置しその上に半導体チップを乗
せ、押圧してもはみ出した接着剤が枠体内に浸透してい
っても、枠体の表面が滑らかなため、にじみ出しはこの
枠体の部分で止まり、ワイヤボンド用のランドまでにじ
み出ることはない。
以下、この発明を図面に示す実施例について説明する。
各実施例において上述した従来例と同一構成部分は同一
の参照番号で示す。
の参照番号で示す。
まず第２図に示す第１実施例について説明すると、セラ
ミック基板等で構成された集積回路基板１に半導体チッ
プ２の取付位置を規定する枠体１１が形成されている。
ミック基板等で構成された集積回路基板１に半導体チッ
プ２の取付位置を規定する枠体１１が形成されている。
この枠体１１は、例えば酸化ルテニウム系のようにその
表面が滑らかな抵抗ペーストを印刷し、かつ焼成するこ
とにより設ける。
表面が滑らかな抵抗ペーストを印刷し、かつ焼成するこ
とにより設ける。
次いで、この枠体１１内に接着剤４を載置し、この接着
剤４上に半導体チップ２を枠体１１からはみださないよ
うにして乗せる。最後に、半導体チップ２を上から押圧
するようにして接着装填する。
剤４上に半導体チップ２を枠体１１からはみださないよ
うにして乗せる。最後に、半導体チップ２を上から押圧
するようにして接着装填する。
半導体チップ２の抑圧により、接着剤４はにじみ出てく
るが、枠体１１の表面は滑らかであり、枠体１１の上に
押出されてきても、この枠体１１により阻止され、枠体
１１を乗越えることはない。酸化ルテニウム系の抵抗ペ
ーストは黒色をしており、セラミック基板上に印刷焼成
した場合、枠体１１に位置が容易に判別できるので、半
導体チップ２を接着すべき位置とワイヤボンド用ランド
５の位置との関係を位置合せマークを用いて正確に自動
認識させることもできる。
るが、枠体１１の表面は滑らかであり、枠体１１の上に
押出されてきても、この枠体１１により阻止され、枠体
１１を乗越えることはない。酸化ルテニウム系の抵抗ペ
ーストは黒色をしており、セラミック基板上に印刷焼成
した場合、枠体１１に位置が容易に判別できるので、半
導体チップ２を接着すべき位置とワイヤボンド用ランド
５の位置との関係を位置合せマークを用いて正確に自動
認識させることもできる。
枠体１１は、第２図に示すように、集積回路基板１に直
接膜けず、クロスオーバー用のカラス１２上に設けても
よい。これにより導体１３上に、半導体チップ２を載置
することができ、接着剤４が枠体１１を越えて導体１３
上ににじみ出して、半導体チップ２と導体１３は接着剤
４によりショートするようなこともない。
接膜けず、クロスオーバー用のカラス１２上に設けても
よい。これにより導体１３上に、半導体チップ２を載置
することができ、接着剤４が枠体１１を越えて導体１３
上ににじみ出して、半導体チップ２と導体１３は接着剤
４によりショートするようなこともない。
以上のように、この発明の半導体チップの装填方法は、
集積回路基板等の固定部材に表面が滑らかな抵抗ペース
トで枠体を印刷焼成するという簡単な構成ではあるが、
半導体チップの装填に際する押圧により、接着剤がワイ
ヤボンド用ランド等ににじみ出るのを完全に防止するこ
とができる。
集積回路基板等の固定部材に表面が滑らかな抵抗ペース
トで枠体を印刷焼成するという簡単な構成ではあるが、
半導体チップの装填に際する押圧により、接着剤がワイ
ヤボンド用ランド等ににじみ出るのを完全に防止するこ
とができる。
第１図はこの発明の第１実施例を示す平面図、第２図は
第２実施例を示す平面図、第３図は従来の装填方法によ
り装填した場合を示す平面図である。 図面において、１は集積回路基板、２は半導体チップ、
４は接着剤、１１は枠体である。 特許出願人 株式会社富士通ゼネラル 代理人弁理士 大 原 拓 也 第１図 第２図 ［詰ばト十・ 第６図
第２実施例を示す平面図、第３図は従来の装填方法によ
り装填した場合を示す平面図である。 図面において、１は集積回路基板、２は半導体チップ、
４は接着剤、１１は枠体である。 特許出願人 株式会社富士通ゼネラル 代理人弁理士 大 原 拓 也 第１図 第２図 ［詰ばト十・ 第６図
Claims (3)
- （１）集積回路基板等の固定部材に半導体チップを装填
する方法であって、前記固定部材の前記半導体チップを
固定すべき部分に表面が滑らかな抵抗ペーストで枠体を
印刷しかつ焼成し、この枠体内に前記半導体チップを接
着装填することを特徴とする半導体チップの装填方法。 - （２）特許請求の範囲第１項において、前記抵抗ペース
トは黒色系であることを特徴とする半導体チップの装填
方法。 - （３）特許請求の範囲第１項において、前記抵抗ペース
トは酸化ルテニウム系で構成されていることを特徴とす
る半導体チップの装填方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303016A JPS63155733A (ja) | 1986-12-19 | 1986-12-19 | 半導体チツプの装填方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303016A JPS63155733A (ja) | 1986-12-19 | 1986-12-19 | 半導体チツプの装填方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155733A true JPS63155733A (ja) | 1988-06-28 |
Family
ID=17915923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61303016A Pending JPS63155733A (ja) | 1986-12-19 | 1986-12-19 | 半導体チツプの装填方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027534A (ja) * | 1988-06-27 | 1990-01-11 | Fujitsu Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887838A (ja) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | 位置認識方法 |
-
1986
- 1986-12-19 JP JP61303016A patent/JPS63155733A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887838A (ja) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | 位置認識方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027534A (ja) * | 1988-06-27 | 1990-01-11 | Fujitsu Ltd | 半導体装置 |
| JP2530002B2 (ja) * | 1988-06-27 | 1996-09-04 | 富士通株式会社 | 半導体装置 |
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