JPS63144270A - スクリ−ニング方法 - Google Patents

スクリ−ニング方法

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Publication number
JPS63144270A
JPS63144270A JP29310886A JP29310886A JPS63144270A JP S63144270 A JPS63144270 A JP S63144270A JP 29310886 A JP29310886 A JP 29310886A JP 29310886 A JP29310886 A JP 29310886A JP S63144270 A JPS63144270 A JP S63144270A
Authority
JP
Japan
Prior art keywords
input signal
clock
test
bias test
pattern input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP29310886A
Other languages
English (en)
Inventor
Yutaka Nagao
豊 長尾
Makoto Ito
誠 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS63144270A publication Critical patent/JPS63144270A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスクリーニング方法に関し、特にMOS−IC
のスクリーニング方法に関する。
〔従来の技術〕
従来、MOS−ICのスクリーニング方法としては、パ
ターン又はクロック入力を印加するダイナミックバイア
ス試験方法とこれらを印加しないスタティックバイアス
試験方法とがある。従来はこのMOS−ICのスクリー
ニングにおいて前記ダイナミックバイアス試験もしくは
前記スタティックバイアス試験のいづれか一方を適用し
てスクリーニングを行っている。
〔発明が解決しようとする問題点〕
上述したダイナミックバイアス試験では、IC内のほぼ
全領域が動作するためほぼIC内の全領域が評価できる
。しかしながら、このダイナミックバイアス試験では、
IC内の内部素子がON。
OFFを繰り返す為に、不良原因となる不純物を集積す
る効果が弱い。
また、前記スタティックバイアス試験では、ICの外部
から印加したバイアスが常に内部素子に加わるため不良
原因となる不純物の集積効果は大きいのに対し、内部素
子の中に動作しないものが有るため電流が流れない配線
や配線間にバイアスがかからない状態が生ずる。
従って、前記ダイナミックバイアス試験もしくは前記ス
タティックバイアス試験のいづれかのみを行っていたの
では、配線のキズ不良や絶縁膜の不良を取り除くことが
出来ないという欠点がある。
〔問題点を解決するための手段〕
本発明のスクリーニング方法は、一連の試験期間内にク
ロック又はパターン入力信号を印加するダイナミックバ
イアス試験とこれら入力信号を印加しないスタティック
バイアス試験とを行うように構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例を説明するためのダイナミッ
クバイアス試験に用いるクロックおよびパターン入力信
号の波形図である。
第1図に示すように、まづ、クロック入力信号およびパ
ターン入力信号を印加しない状態で定められた期間スタ
ティックバイアス試験を行ない、IC内の不良の原因と
なる不純物を集積させる。
これにより、欠陥品のICを劣化させる。
次に、クロック入力信号又はパターン入力信号を定めら
れた期間印加しダイナミックバイアス試験を行う。これ
により、配線等に欠陥のあるICを劣化させる。
鼓後に、ICの各種測定を行って上述の劣化品を不良品
として取り除く。
尚、上述の「定められた期間」とは、クロック又はパタ
ーン入力信号の最も長い周期Tより十分長い期間を言う
かかるスクリーニング方法を簡単な測定機能を備えた寿
命試験装置等で行なう場合は、クロック又はパターン入
力信号を印加しない試験期間後に測定を行って不良品I
Cを識別する。被試験サンプルは試験装置から取り出さ
ずにクロック又はパターン入力信号を印加して定められ
た期間試験を実施し、最終測定を行う、この手順によれ
ば、スタティック期間後、時間をおかずに測定できるた
め不良検出6度が良くなる。
〔発明の効果〕
以上説明したように、本発明のスクリーニング方法は一
連の試験期間内にクロックまたはパターン入力信号を印
加する試験とこれら入力信号を印加しない試験とを行う
ようにすることにより、不良品の検出感度を高めること
ができる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を説明するためのクロックお
よびパターン入力信号の波形図である。 l・・・クロック入力信号、2・・・パターン入力信号
、T・・・入力信号の最長周期。 fJ1図

Claims (1)

    【特許請求の範囲】
  1. 一連の試験期間内にパターン又はクロック入力信号を印
    加するダイナミックバイアス試験とこれら入力信号を印
    加しないスタティックバイアス試験とを行って欠陥のあ
    るICを劣化させ、この劣化されたICを不良品として
    除去することを特徴とするスクリーニング方法。
JP29310886A 1986-12-08 1986-12-08 スクリ−ニング方法 Pending JPS63144270A (ja)

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JP29310886A JPS63144270A (ja) 1986-12-08 1986-12-08 スクリ−ニング方法

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