JPS63141374A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。本発明は、
例えばＭＯＳデバイスのゲート電極と基板とをコンタク
トさせる方法として利用することができる。

〔発明の概要〕

本発明の半導体装置の製造方法は、半導体基板上にゲー
ト絶縁膜を形成し、その上に導電層を形成した後、導電
層とゲート絶縁膜をエツチングして開口部を形成し、そ
の開口部に導電材料を埋め込み、上記導電層を選択−に
エツチングすることにより、ゲート絶縁膜の耐圧不良率
が増大しにくく、かつ高い集積度の得られる製造方法と
したものである。

〔従来の技術〕

従来の半導体装置の製造方法、例えばＭＯＳデバイスな
どのゲート電極と基板とのコンタクトをとる方法には、
直接コンタクトをとるベリラドコンタクト（Ｂｕｒｉｄ
ｅ　Ｃｏｎｔａｃｔ）方法や、第３の配線層を介してコ
ンタクトをとるシエアードコンタクト（Ｓｈａｒｅｄ　
Ｃｏｎｔａｃｔ）方法などが行われている。

近年、半導体装置は高集積化する傾向にあるが、これに
関してベリラドコンタクト方法とシュアートコンタクト
方法を比較した場合、一般的にベリラドコンタクト方法
の方がデバイスの高集積化に有利であると言われている
。

ベリラドコンタクト方法は、例えば第２図の従来例の工
程断面図に示す如く、シリコン基板２１上に形成したゲ
ート酸化膜２２上に選択的にレジスト２４を形成後（同
図（ａ））、ゲート酸化膜２２の一部をＲＩＢなどでエ
ツチング除去しく同図（ｂ））、ポリシリコンなどのゲ
ート電極材料２３を堆積させてベリラドコンタクト２６
をとり（同図（Ｃ））、隣接するゲート電極のスペース
部分をエツチング除去するものである（同図（ｄ））。

〔発明が解決しようとする問題点〕

上記したように、従来のベリラドコンタクト方法は、第
２図（ｂｌにおいて、ゲート電極材料２３を堆積する前
に、露出した表面（例えばコンタクトをとる基板２１表
面など）に空気酸化等により形成される２０〜３０人程
度の自然酸化膜を全面に渡って均一に３０Å以上エツチ
ング除去する必要がある。

しかしゲート酸化膜２２は、上記のようなエツチング処
理あるいは洗浄処理がなされると、ゲート電極の耐圧不
良率が増大する。このことはアイ・ディー・エム・８５
「アナリシス・オン・ディフェクツ・イン・シン・　Ｓ
ｉＯ□　・サーマリイ・グロウン・オン・　Ｓｔ　　・
サブストレイトＪ（ＩＤＭ８５″ＡＮＡＬＹＳＩＳ　Ｏ
Ｆ　ＤＥＦＥＣＴＳ　ＩＮ　ＴＩＩＩＮ　５ｉＯｚ　Ｔ
ＨＥＲＭＡＬＬＹＧＲＯＷＮ　ＯＮ　Ｓｔ　５ＬＩＢＳ
ＴＲＡＴ　　“）３７２〜３７５頁の文献などにより知
られている。

かかるゲート電極の耐圧不良率の増大は、トランジスタ
の特性や電流特性（ＩＤＳ）を変化させるため好ましく
ない。

そこで、ゲート電極の耐圧不良率を増大させない工夫も
なされているが、未だ十分な解決方法となっていない。

本発明は、上記問題点に鑑みて創作されたもので、本発
明の目的は、基板と直接コンタクトをとるベリラドコン
タクト方法を改善して、ゲート絶縁膜の耐圧不良率を低
く抑えると共に、高集積度に有利な半導体装置の製造方
法を提供することにある。

〔問題点を解決するための手段〕

本発明は上記問題点を解決するため、以下の方法をとる
。すなわち、本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成する工程と、該ゲート絶縁
膜上に導電層を形成する工程と、該導電層と上記ゲート
絶縁膜をエツチングして開口部を形成する工程と、該開
口部に導電材料を埋め込み、表面を平坦化する工程と、
上記導電層を選択的にエツチングする工程とを備えるも
のである。

以下、本発明を、後記詳述する本発明の一実施例を示す
第１図を参照してさらに詳しく説明すると、次のとおり
である。

本発明において、ゲート絶縁膜２は、第１図に例示の如
く基板１と等電層３間を絶縁するものである。基板ｌに
シリコンを用いた場合は、その表面を熱酸化して形成さ
れるＳｉｎ、膜を絶縁膜とじて好ましく用いることがで
きる。もちろんこれ以外の絶縁材料及び形成方法を用い
ることもできる。

上記の導電層３は、ゲート電極などを形成する層となる
もので、具体的にはポリサイドやシリコン化合物の中で
電極などに使えるもの（例えばＳｔとＴｉの化合物）な
どを好ましく用いることができる。

本発明における、上記エツチングによって開口部４を形
成する工程は、基板１と直接コンタクトをとるための窓
開は工程であるので、ゲート絶縁膜２を完全に除去する
位置までエツチングする必要がある。実際の工程では、
第１図（ｂｌに示す如く、オーバーエツチングによって
基板１が少し削られるようにする。露出した基板部分で
直接コンタクトをとるので、この界面がベリラドコンタ
クト１０となる。ベリラドコンタクト１０の基板１部分
には、形成する素子に応じた不純物拡散領域を形成する
こともできる。

上記の開口部４に埋め込む導電材料５は、真電層３と同
じ材料を用いてこれが埋め込まれることが多いが、必ず
しも同一の材料である必要はない。

導電材料５は、例えば金属あるいはポリシリコンなどの
導電性の材料はもちろん、導電性を持つに至る材料であ
ってもよい。ポリシリコンは、特にステップカヴアレッ
ジが良好なため、埋め込みに好適な材料である。埋め込
み方法は、例えば第１図（ｂｌ　（Ｃ１に示す如く、開
口部４径の１７２以上の膜厚の導電材料を開口部４上に
のせ、開口部４を確実に埋め込む方法などを用いること
ができる。

本発明における、表面を平坦化する工程は、埋め込み後
の表面に凹凸があるような場合、表面にレジスト８など
を塗布して平坦化し、必要があれば全体を均一にエツチ
ングして膜厚を一定にすることができる。

導電層３を選択的にエツチングする工程は、ベリラドコ
ンタクトｌＯに隣接するゲート電極１１とのスペース１
３をあける工程である。

〔作用〕

本発明によれば、半導体基板１上にゲート絶縁膜２を形
成し、その上に導電Ｎ３を形成した後、導電Ｎ３をゲー
ト絶縁膜２と共にエツチングしてベリラドコンタクトと
なる開口部４を形成するため、ゲート絶縁膜２がエツチ
ングや洗浄処理に直接さらされる部分が少なく、ゲート
絶縁膜２の耐圧不良率が増大しない。

また本発明によれば、開口部４に導電材料５を埋め込み
、表面を平坦化するため均一な膜厚が得られる。このた
め後工程（第１図（ｅ）　（ｆ）　）のエツチングでス
ペース１３を形成する場合、エツチング形状が膜厚に影
響されず、常に安定した形状のスペース１３が得られる
。またエツチングの際、レジストマスク１２の合わせ位
置がベリラドコンタクト１０側にずれても、コンタクト
に支障のない範囲でずれが許容されるため、マスク合わ
せの基準位置をベリラドコンタクト１０近くに設定する
ことができる。これにより高い集積度が得られる。

〔実施例〕

以下、本発明の半導体装置の製造方法の一実施例につい
て、第１図を参照しながら詳細に説明する。

この実施例は、本発明を、ＭＯＳデバイスにおけるゲー
ト電極と拡散層とのコンタクト部分の製造方法に適用し
たものである。なお当然のことであるが、以下の実施例
は本発明の一例を示すもので、本発明はこの例にのみ限
定されない。

第１図（ａ）〜（ｆ）は、この実施例の工程断面図であ
る。

第１図（ａｌに示す如く、半導体基板（以下基板と略す
）１にシリコンを使い、この上に適宜の方法、例えば熱
酸化によってＳｉｎ、のゲート絶縁膜２を形成する。

そのゲート絶縁膜２上にゲート電極となるポリシリコン
の導電層３を堆積させる。

その導電層３上にＳｉＯ□膜６を堆積あるいはポリシリ
コンの熱酸化によって形成する。このＳｉｎｇ膜６は、
後工程で導電材料５をエツチングする際のストッパとな
る。

ＳｉＯ□膜６上における、ベリットコンタクト形成位置
を除いた部分にレジスト７を選択的に形成する。

次に第１図（ｂ）に示す如く、レジスト７をマスクとし
てＲＩＨなどのドライエツチングを使って基板ｌを少し
削り込むようにオーバーエツチングをかけて開口部４を
形成し、ここからベリラドコンタクト１０をとる。

従来の方法では、このゲート絶縁膜２の開口が最初の工
程（第３図（ｂ）参照）で行われるため、後工程でゲー
ト絶縁膜がエツチングや洗浄処理にさらされ、ゲート絶
縁膜の耐圧不良の原因となっていた。しかし、本実施例
では上記したように、ゲート絶縁膜２上に導電層３のポ
リシリコンが乗った状態でエツチングや洗浄処理される
ので、ゲート絶縁膜２の耐圧不良率は増大しない。

次に、第１図（Ｃ）に示す如く、開口部４に導電材料５
を埋め込むが、ベリットコンタクト１０部分に自然酸化
膜が２０〜３０人程度形成されるので、前処理として希
フッ酸などでライトエツチングまたはソリューションエ
ツチングして、自然酸化膜を除去する。

埋め込みに使われる導電材料５には、例えばステップカ
バレッジの良好なポリシリコンを好ましく用いることが
できる。本実施例ではこのポリシリコンを使って一般的
な穴埋め技術により、開口部４を完全に埋め込んだ。そ
して、その上を平坦化するニ手段として、レジストなど
を使って表面を平坦化する（第１図（Ｃ））。

次に第１図（ｄ）の如（、ＲＩＢなどを使って、ＳｉＯ
□膜６の位置までエッチバックさせる。

５ｉ（ｈ膜６はエツチングストッパとなるため、ここで
エツチングが止まる。ＳｉＯ□膜６のない部分に埋め込
まれた導電材料５は、レジスト８と導電材料５のポリシ
リコンのエツチングレートを合わせることにより％　５
１０２膜６と同じ位置まで平坦にエツチングすることが
できる。そしｔこのＳｉＯ□Ｊｌ！Ｊ６は、ここでは後
工程の関係からソリューションエツチングなどにより除
去したが、残しておいてもよい。

第１図（ｅｌに示す如く、ベリラドコンタクト１０部分
から不純物を拡散させて拡散Ｎ９を形成するため、本実
施例では、ＰＯＣｆ　３をバブル（霧状に）してキャリ
アーである酸素に担持させてリンを拡散させる、いわゆ
るプレデ法を使った。この拡散法は、ゲート絶縁膜（Ｓ
ｉＯｔ）２のないベリラドコンタクト１ｏ部分からのみ
拡散するため、同図（ｅｌのような不純物リンの拡散層
９が形成される。この他、イオン注入してアニールする
方法などで不純物拡散領域を形成することもできる。

次に、ゲート電極となる導電層３を選択的にエツチング
してベリラドコンタクト１０と必然的に隣接するゲート
電極１１との間のスペース１３を形成する（第１図（ｆ
））。スペース１３は、例えばこの部分に形成されるソ
ース（またはドレイン）と拡散層９とのコンタクトをと
るようにすることもできる。

エツチングの際のマスク合わせは、第１図（ｆ）に示す
如く、スペースの径りに合わせずれ分Ｃを考慮してマス
ク合わせの中心Ａを決め、最悪ずれてもＢの位置で止ま
るようにレジストマスク１２（第１図（ｅ））を形成す
る。これにより適正な位置に所望の大きさのスペース１
３を開けることができる。

最悪にずれたＢ位置にスペース１３がずれた場合でも、
ベリラドコンタクトに支障が出ない範囲なので問題はな
い。

また上記の平坦化工程により導電Ｎ３の膜厚が一定であ
るから、スペース１３の形成に際してマスクが横方向に
ずれてもエツチング形状に凹凸ができたり、エツチング
残りが生じたりすることがない。

〔発明の効果〕

上記したように、本発明の半導体装置の製造方法を用い
ることにより、ゲート絶縁膜の耐圧不良率を低く抑える
と共に、高集積度に有利なベリラドコンタクトをとるこ
とができる。

【図面の簡単な説明】

第１図（ａｌ〜（ｆｌは本発明の一実施例を示す工程断
面図であり、第２図（ａ）〜（ｄｌは従来例の工程断面
図である。 １・・・・・・半導体基板、２・・・・・・デー１縁膜
、３・・・・導電層、４・・・・開口部、５・・導電材
料。

Claims (1)

1. 【特許請求の範囲】 半導体基板上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に導電層を形成する工程と、該導電層
   と上記ゲート絶縁膜をエッチングして開口部を形成する
   工程と、 該開口部に導電材料を埋め込み、表面を平坦化する工程
   と、 上記導電層を選択的にエッチングする工程とを備える半
   導体装置の製造方法。