JPS63126232A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63126232A JPS63126232A JP27173186A JP27173186A JPS63126232A JP S63126232 A JPS63126232 A JP S63126232A JP 27173186 A JP27173186 A JP 27173186A JP 27173186 A JP27173186 A JP 27173186A JP S63126232 A JPS63126232 A JP S63126232A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
２ 本発明は、半導体基板を熱処理（アニール）する半
導体装置の製造方法に関するもので、特にＱａ Ａｓ
ＭＥＳ トＥＴ （Ｇａ Ａｓショットキーバリヤゲ
ート電界効果トランジスタ）の製造に際し、好適な熱処
理方法として使用される。
導体装置の製造方法に関するもので、特にＱａ Ａｓ
ＭＥＳ トＥＴ （Ｇａ Ａｓショットキーバリヤゲ
ート電界効果トランジスタ）の製造に際し、好適な熱処
理方法として使用される。
（従来の技術）
半導体基板の主面に直接金属″Ｅへ極を形成した半導体
装置のうち、半絶縁性ＧａＡｓ半導体基板を母材とする
セルファライン型ＭＥＳ Ｆ巳］の製造方法を例とし
て以下述べる。
装置のうち、半絶縁性ＧａＡｓ半導体基板を母材とする
セルファライン型ＭＥＳ Ｆ巳］の製造方法を例とし
て以下述べる。
第２図（ａ）に示すようにあらかじめイオン注入により
高濃度Ｎ＋型領領域及びＮ型動作層領域３を形成したＧ
ａ Ａｓ Ｍ板１を準備し、基板上にゲーｈ電極材Ｔｉ
／Ａｕ ／Ｍｏ ／ＷＮ （１３板側）からなる積層
膜を堆積させる。 次に写真蝕刻法によりゲート電極４
を形成した後、サイドウオール５を形成する。 次に第
２図（ｂ）に示すようにゲート電極４とサイドウオール
５とをマスクとしてイオン注入を行い、ランプアニール
を施し注入イオンを活性化して低抵抗領域６を形成する
。
高濃度Ｎ＋型領領域及びＮ型動作層領域３を形成したＧ
ａ Ａｓ Ｍ板１を準備し、基板上にゲーｈ電極材Ｔｉ
／Ａｕ ／Ｍｏ ／ＷＮ （１３板側）からなる積層
膜を堆積させる。 次に写真蝕刻法によりゲート電極４
を形成した後、サイドウオール５を形成する。 次に第
２図（ｂ）に示すようにゲート電極４とサイドウオール
５とをマスクとしてイオン注入を行い、ランプアニール
を施し注入イオンを活性化して低抵抗領域６を形成する
。
最後に公知の方法によりドレイン電極７及びソース電極
８を設けＧａ Ａｓ ＭＥＳ ＦＥＴが得られる。
８を設けＧａ Ａｓ ＭＥＳ ＦＥＴが得られる。
このようなセルファライン構造のＭＥＳＦＥＴの場合、
ゲート電極４及びサイドウオール５を形成して、これを
マスクとして不純物をイオン注入するので、注入後不純
物の活性化を目的とした熱処理が必要不可欠となる。
しかし基板上に何も被着物が無い場合に比較すると、こ
の場合には線膨脹係数が基板と異なるゲート電極が固着
されているため、高温の熱処理を行って常温に戻すと熱
歪がｌｌｉ内に発生する。 この歪により基板の母材の
特性が変化したり或は基板（ウェーハ）が反ることｂ
１１あり問題となっている。
ゲート電極４及びサイドウオール５を形成して、これを
マスクとして不純物をイオン注入するので、注入後不純
物の活性化を目的とした熱処理が必要不可欠となる。
しかし基板上に何も被着物が無い場合に比較すると、こ
の場合には線膨脹係数が基板と異なるゲート電極が固着
されているため、高温の熱処理を行って常温に戻すと熱
歪がｌｌｉ内に発生する。 この歪により基板の母材の
特性が変化したり或は基板（ウェーハ）が反ることｂ
１１あり問題となっている。
〈発明が解決しようとする問題点）
ＩＣの集積密度を増加するため、素子パターンの微細化
は常に求められている。 基板上のパターン（例えば前
記ゲート電極）の微細化に伴い、前記熱処理後の熱歪は
、ゲーｌ〜電極周辺部に接する基板の微小部分に集中す
るようになる。 特にランプアニール、フラッシュアニ
ール等急熱急冷を用いる熱処理方法では、前記熱歪とそ
の微小部分への集中は著しくなる。 その結果、基板母
材の特性変化や不規則な基板の反りが起こり、ＦＥＴの
しきい値電圧（Ｖ ｔｈ ）の面内バラツキ、ピンチオ
フ不良、ショー１〜チヤネル効果（ドレイン洩れ電流増
大効果）及びトランスコンダクタンス振動等の索子特性
の劣化及び歩留り低下の要因となる。
は常に求められている。 基板上のパターン（例えば前
記ゲート電極）の微細化に伴い、前記熱処理後の熱歪は
、ゲーｌ〜電極周辺部に接する基板の微小部分に集中す
るようになる。 特にランプアニール、フラッシュアニ
ール等急熱急冷を用いる熱処理方法では、前記熱歪とそ
の微小部分への集中は著しくなる。 その結果、基板母
材の特性変化や不規則な基板の反りが起こり、ＦＥＴの
しきい値電圧（Ｖ ｔｈ ）の面内バラツキ、ピンチオ
フ不良、ショー１〜チヤネル効果（ドレイン洩れ電流増
大効果）及びトランスコンダクタンス振動等の索子特性
の劣化及び歩留り低下の要因となる。
本発明の目的は、金属電極を接着した半導体基板の熱処
理、特にランプアニール、フラッシュアニール等の急熱
急冷を用いる熱処理に際し、基板内の熱歪を極少に抑え
ると共に熱歪が部分的に集中するのを防止して、素子特
性の劣化やバラツキを抑制し、基板の反りを緩和するこ
とのできる最適な半導体装置の製造方法を提供すること
である。
理、特にランプアニール、フラッシュアニール等の急熱
急冷を用いる熱処理に際し、基板内の熱歪を極少に抑え
ると共に熱歪が部分的に集中するのを防止して、素子特
性の劣化やバラツキを抑制し、基板の反りを緩和するこ
とのできる最適な半導体装置の製造方法を提供すること
である。
［発明の構成］
（問題点を解決するための手段）
本発明は、金属電極を接着した半導体基板の熱処理に際
し、前記金属電極の基板に接する金属と線膨脹係数が実
質的に等しい金属からなる保護用金属膜を前記基板の山
王面に接着し、次にこの両金属膜を被着した状態で基板
を熱処理する工程を含むことを特徴とする半導体装置の
製造方法である。
し、前記金属電極の基板に接する金属と線膨脹係数が実
質的に等しい金属からなる保護用金属膜を前記基板の山
王面に接着し、次にこの両金属膜を被着した状態で基板
を熱処理する工程を含むことを特徴とする半導体装置の
製造方法である。
なお金属電極の基板に接する金属と線膨脹係数が実質的
に等しい金属とは、同−金属或は同程度の線膨脹係数を
有しその発明の作用効果が同一金属の場合と有意差のな
いものをいう。
に等しい金属とは、同−金属或は同程度の線膨脹係数を
有しその発明の作用効果が同一金属の場合と有意差のな
いものをいう。
（作用）
上記製造方法によれば、金属電極を接着した側の半導体
基板の第１主面は、金属電極と、金属電極の基板に接す
る金属と実質的に線膨脹係数の等しい金属膜とで一様に
保５される。 基板の反対側の第２主面も金属電極の基
板に接づ“る金属と実質的に線膨脹係数の等しい金属膜
で一様に保護される。 これは等しい金属保護膜で一様
に基板両面を挾むのと同じ状態とみなすことができる。
基板の第１主面は、金属電極と、金属電極の基板に接す
る金属と実質的に線膨脹係数の等しい金属膜とで一様に
保５される。 基板の反対側の第２主面も金属電極の基
板に接づ“る金属と実質的に線膨脹係数の等しい金属膜
で一様に保護される。 これは等しい金属保護膜で一様
に基板両面を挾むのと同じ状態とみなすことができる。
この状態で熱処理を行い常温に戻した場合、基板山王面
内の応力は常にバランスがとれ、歪は平均化、低減化さ
れ、基板の熱歪の部分的集中や基板の不規則な反りは防
止される。 ゛（実施例） 以下に本発明の製造方法をセルファライン型Ｇａ Ａｓ
ＭＥＳ ＦＥ ｒの製造過程に適用した場合につい
て第１図を参照して説明する。
内の応力は常にバランスがとれ、歪は平均化、低減化さ
れ、基板の熱歪の部分的集中や基板の不規則な反りは防
止される。 ゛（実施例） 以下に本発明の製造方法をセルファライン型Ｇａ Ａｓ
ＭＥＳ ＦＥ ｒの製造過程に適用した場合につい
て第１図を参照して説明する。
第１図（ａ）に示ずように、あらかじめドレイン及びソ
ース領域となる高濃度Ｎ＋型領領域とＮ型動作層領域３
を形成した半絶縁性のＱａ Ａｓ化合物半導体基板１を
準備する。 次に蒸着又はスパッタ等の方法により、ま
ずタングステンナイトライド（ＷＮ＞、次にモリブデン
（ＭＯ） 、金（Ａｕ ＞及びチタン（Ｔｉ ＞の各金
属をこの順に、ゲート電極形成予定側の基板主面に積層
堆積する。
ース領域となる高濃度Ｎ＋型領領域とＮ型動作層領域３
を形成した半絶縁性のＱａ Ａｓ化合物半導体基板１を
準備する。 次に蒸着又はスパッタ等の方法により、ま
ずタングステンナイトライド（ＷＮ＞、次にモリブデン
（ＭＯ） 、金（Ａｕ ＞及びチタン（Ｔｉ ＞の各金
属をこの順に、ゲート電極形成予定側の基板主面に積層
堆積する。
次にレジストパターンをマスクとしてエツチングを行い
、第１図（ｂ）に示すように１１ （最上層）／Ａｕ
／Ｍｏ ／ＷＮ （基板側）からなる４層（７）ケート
電極４を形成する。 次に燐（Ｐ）を添加したＳｉＯ２
膜を全面に被覆し、これをエッチバックしてサイドウオ
ール５を形成し第１図（ｂ ）に示づ構造とする。 次
にゲート電極４及びサイドウオール５をマスクとしてＳ
ｉイオンの注入を行い、ゲート電極４の両側にＮ型イオ
ン注入領域６ａを第１図（Ｃ）に示すように形成する。
、第１図（ｂ）に示すように１１ （最上層）／Ａｕ
／Ｍｏ ／ＷＮ （基板側）からなる４層（７）ケート
電極４を形成する。 次に燐（Ｐ）を添加したＳｉＯ２
膜を全面に被覆し、これをエッチバックしてサイドウオ
ール５を形成し第１図（ｂ ）に示づ構造とする。 次
にゲート電極４及びサイドウオール５をマスクとしてＳ
ｉイオンの注入を行い、ゲート電極４の両側にＮ型イオ
ン注入領域６ａを第１図（Ｃ）に示すように形成する。
次に第１図（ｄ ）に示すように基板１の上下の両生
面の全面にＷＮ、ＭＯ、ＡＵの金属をこの順序で蒸着又
はスパッタ等の方法で被着しＡＵ （最上層）／Ｍｏ
／ＷＮ （基板側）の積層保護用金属膜１０゜１１を
形成する。 金属膜１０の厚さは約２０００大、金属膜
１１のＪ９さは約１０００１である。 次にこの金属膜
を被着した状態で約８００℃約１分のランプアニールを
施し、前記イオン注入によって生じた損傷の回復及び注
入原子の活性化を行う。 これにより低抵抗のＮ型領域
６が形成される。 次に基板側主面の保護膜１０．１１
をイオンミリング等の方法により除去する。 次に第１
図（ｅ ）に示すように公知の方法によりＮ＋型頭領１
４２オーミック接触をするドレイン電極７及びソース電
極８を形成する。
面の全面にＷＮ、ＭＯ、ＡＵの金属をこの順序で蒸着又
はスパッタ等の方法で被着しＡＵ （最上層）／Ｍｏ
／ＷＮ （基板側）の積層保護用金属膜１０゜１１を
形成する。 金属膜１０の厚さは約２０００大、金属膜
１１のＪ９さは約１０００１である。 次にこの金属膜
を被着した状態で約８００℃約１分のランプアニールを
施し、前記イオン注入によって生じた損傷の回復及び注
入原子の活性化を行う。 これにより低抵抗のＮ型領域
６が形成される。 次に基板側主面の保護膜１０．１１
をイオンミリング等の方法により除去する。 次に第１
図（ｅ ）に示すように公知の方法によりＮ＋型頭領１
４２オーミック接触をするドレイン電極７及びソース電
極８を形成する。
この実施例では、ゲート電極の基板に接する金属がタン
グステンナイトライド（ＷＮ ＞であり、イオン注入後
の熱処理に際し、ゲート電極面以外の基板面にもＷＮの
保護用金属膜が接着されているので、基板の両生面は線
膨脹係数が等しいＷＮ金属膜で挾まれることとなり、熱
処理により基板の受ける応力は両生面でバランスし基板
の反りは防止されると共にゲート電極周辺部への歪の集
中も起こらない。 又Ｇａ Ａｓ ＭＥＳ ＦＥＴに
用いられるこの金属膜は、熱処理に際し、注入イオン原
子の外部拡散やＧａ ＡＳ基板の解離等を防止する保護
膜として作用することは勿論必要で、ＷＮ金属膜はこの
点においてもずぐれた特性を示す。 Ｇａ Ａｓ ＭＥ
Ｓ ＦＥＴにおいてゲート電極の基板に接する金属は
ＷＮのはかＴａやＴｉ等の高融点金属合金が用いられる
。 Ｇａ Ａｓ ＭＥＳ ＦＥＴの製造方法に本発明
を適用することは望ましい実施態様であるが、これに限
るものでなく、シリコン半導体基板を用いたＭＥＳ
ＦＥＴ等に対しても勿論適用できる。
グステンナイトライド（ＷＮ ＞であり、イオン注入後
の熱処理に際し、ゲート電極面以外の基板面にもＷＮの
保護用金属膜が接着されているので、基板の両生面は線
膨脹係数が等しいＷＮ金属膜で挾まれることとなり、熱
処理により基板の受ける応力は両生面でバランスし基板
の反りは防止されると共にゲート電極周辺部への歪の集
中も起こらない。 又Ｇａ Ａｓ ＭＥＳ ＦＥＴに
用いられるこの金属膜は、熱処理に際し、注入イオン原
子の外部拡散やＧａ ＡＳ基板の解離等を防止する保護
膜として作用することは勿論必要で、ＷＮ金属膜はこの
点においてもずぐれた特性を示す。 Ｇａ Ａｓ ＭＥ
Ｓ ＦＥＴにおいてゲート電極の基板に接する金属は
ＷＮのはかＴａやＴｉ等の高融点金属合金が用いられる
。 Ｇａ Ａｓ ＭＥＳ ＦＥＴの製造方法に本発明
を適用することは望ましい実施態様であるが、これに限
るものでなく、シリコン半導体基板を用いたＭＥＳ
ＦＥＴ等に対しても勿論適用できる。
［発明の効果］
前述のように、半導体基板面に金属電極を接着後熱処理
を施す際、従来の方法では基板母材と金Ｒ電極材との線
膨脹係数の差により金属電極周辺部は大きな応力を受け
、この部分に大きな熱歪が導入された。 本発明の製造
方法によれば基板の上下両主面に金属電極と実質的に等
しい線膨脹係数を有する金属を堆積させた後熱処理を施
すため電極周辺部への歪の集中を大幅に緩和することが
できる。 その結果、例えばゲート電極直下にある動作
層の特性変化を極少に抑制することができる。 又基板
の上下両主面に等しい金属を堆積して熱処理をづ°るた
め、基板の両生面の受ける歪は互に等しく、基板の反り
は抑制される。
を施す際、従来の方法では基板母材と金Ｒ電極材との線
膨脹係数の差により金属電極周辺部は大きな応力を受け
、この部分に大きな熱歪が導入された。 本発明の製造
方法によれば基板の上下両主面に金属電極と実質的に等
しい線膨脹係数を有する金属を堆積させた後熱処理を施
すため電極周辺部への歪の集中を大幅に緩和することが
できる。 その結果、例えばゲート電極直下にある動作
層の特性変化を極少に抑制することができる。 又基板
の上下両主面に等しい金属を堆積して熱処理をづ°るた
め、基板の両生面の受ける歪は互に等しく、基板の反り
は抑制される。
以上によりランプアニール、フラッシュアニール等の急
熱急冷の熱処理を行っても基板内の熱歪を極少に抑え、
熱歪の部分的集中を防止し基板面内の素子特性の均−化
及び不良率の低下が得られる。
熱急冷の熱処理を行っても基板内の熱歪を極少に抑え、
熱歪の部分的集中を防止し基板面内の素子特性の均−化
及び不良率の低下が得られる。
第１図は本発明の半導体装置の製造方法の製造工程を示
す断面図、第２図は従来の半導体装置の製造方法の製造
工程を示す断面図である。 １・・・半導体基板（半絶縁性ＧａＡＳ基板）、２・・
・高濃度Ｎ＋型領域、 ３・・・Ｎ型動作層領域、４・
・・金属電極（ゲート電極）、 ５・・・サイドウオー
ル、 ６・・・低抵抗Ｎ型領域、 １０．１１・・・保
護用金属膜。 特許出願人 株式会社 東 芝 第１図（１） （ｅ） 第１図（２） 第２図
す断面図、第２図は従来の半導体装置の製造方法の製造
工程を示す断面図である。 １・・・半導体基板（半絶縁性ＧａＡＳ基板）、２・・
・高濃度Ｎ＋型領域、 ３・・・Ｎ型動作層領域、４・
・・金属電極（ゲート電極）、 ５・・・サイドウオー
ル、 ６・・・低抵抗Ｎ型領域、 １０．１１・・・保
護用金属膜。 特許出願人 株式会社 東 芝 第１図（１） （ｅ） 第１図（２） 第２図
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の主面に接して金属電極を形成する工程
と、該金属電極の基板に接する金属と線膨脹係数が実質
的に等しい金属からなる前記基板の両主面に接着した保
護用金属膜を形成する工程と、前記両金属膜を接着した
状態で熱処理を行う工程とを含むことを特徴とする半導
体装置の製造方法。 ２ 前記金属電極がショットキーバリヤゲート電界効果
トランジスタのゲート電極である特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27173186A JPS63126232A (ja) | 1986-11-17 | 1986-11-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27173186A JPS63126232A (ja) | 1986-11-17 | 1986-11-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63126232A true JPS63126232A (ja) | 1988-05-30 |
Family
ID=17504048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27173186A Pending JPS63126232A (ja) | 1986-11-17 | 1986-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63126232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1219358A2 (en) | 2000-12-26 | 2002-07-03 | Fuji Photo Film Co., Ltd. | Coating device and coating method |
-
1986
- 1986-11-17 JP JP27173186A patent/JPS63126232A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1219358A2 (en) | 2000-12-26 | 2002-07-03 | Fuji Photo Film Co., Ltd. | Coating device and coating method |
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