JPS6220324A - 電子装置形成基板および電子装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は電子装置、特にＧａＡａ（ガリウム。

砒素）ＦＥＴ　（電界効果トランジスタ）の製造技術に
関する。

〔背景技術〕

現在、半導体材料の主流はシリコン月１結晶であるが、
Ｉ−Ｖ族化合物半導体特にガリウム・ヒ素（ＧａＡ、ｓ
）はシリコンにない特性を有するため、近年、精力的に
研究されている。その例が、工業調査会発行の「電子材
料」誌、１９８４年８月号３４頁から４０頁に記載され
ている。

尚、本明細書中においては、半導体装＃、化合物半導体
装置等の名称は、電子装置全意味＋−，、基板（ウェハ
）は電子装置形成基板全意味する。

ＧａＡｓ半導体装置はショットキ障壁形電界効果トラン
ジスタ（ＭＥＳＦＥＴと称す。）によって構成される。

このＭＥＳＦＥＴを製造するにあたっては、第６図で示
すＭＥＳＦＥＴの完成断面図を参照ｊ〜で説明すれば、
半絶縁性ＧａＡｓ基板１の一主面にｎ型活性層２を形成
し、このｎ型活性層２の一部にソース・ドレインコンタ
クトのためのｎ＋型型数散層３形成し、このｎ＋＋層３
に対してオーミック接続する金属（たとえばＡｕＧｅ）
よシなるソース・ドレイ／電極４全設け、これら電極４
に挾壕れたｎ型活性層２上にショットキ障壁全つくる金
属（たとえばＡｌ）からなるゲート電極５を設ける。こ
のようなＭＥＳＦＥＴは３端子素子であり、ソース・ド
レイン間に電圧Ｖｄｓ＋Ｔｈ印加した状態でゲート電圧
Ｖｇｆｆｉ変化させることでゲート電極下の空乏層全制
御し、ソース・ドレイン電流のオン・オフ動作の切換え
全可能とする。

本出願人もＧａＡｓ半導体装置の開発を行ない、本発明
前に以下の製造方法を開発した。

すなわち、ＧａＡｓ　単結晶（インゴットと称す。）か
らＧａＡｓ基板（ウェハ）全スライシング技術によ多形
成し、前記ウェハの両面に対して研摩（ラッピング）を
行ないウェハの平坦度、わん曲。

厚さ等のばらつき２表面のスライシングによる加工歪層
を少なくし、次にウェハー両面を軽く化学エツチングし
てさらに加工歪層を少なくし、次にウェハーの片面のみ
鏡面研摩（ボリシング）し素子形成に必要なウェハ表面
状態すなわち、平坦度。

わん曲、厚さ等の高寸法精度決定され、無欠陥で、かつ
、清浄な表面状態を得、そ（〜てこの鏡面に対して不純
物導入等を施し、ＧａＡｓ半導体装置全形成するもので
ある。

しかしながら、本発明者らの検討で下記事項があきらか
となった。

上記ＧａＡｓ　ウェハ処理は、シリコン単結晶ウェハ（
Ｓｉウェハとも称す。）の処理を基にして行なわれてい
るが、８１ウエハとＧａＡａウェハーとは材料性質が異
なり、その寸ま、Ｓｉウェハーを用いた製造工程を適用
できないご−とがわかった。

すなわち、Ｓｌつ正ハでは素子形成面となる表面の結晶
欠陥をなくすために（ゲッタリングと称す。）、ウェハ
裏面に故意に加工歪層を残し、ウェハ全面’ｅ１０００
℃以上にして上記表面の欠陥を加工歪層に誘導すること
が行なわれる。しかし、ＧａＡｓ　ウェハにこの工程を
使用すると隅点（ＧａＡｓ＝１２３８°Ｃ，５ｉ＝１４
１０°Ｃ）の違いによシ、ＧａＡ、ｓの結晶性が不均一
になるばかシか、裏面の加工歪層のために裏面の熱膨張
係数が表面のそれより大きくなりウェハがわん曲してし
まい、ＧａＡｓ　ウェハ表面に結晶欠陥が誘発されてし
まう。そのため、８００℃以上に熱処理温度を上昇させ
ることができず、効果的なゲッタリングが行なえない。

さらに、ウェハのわん曲による結晶欠陥の発生は製造工
程内でも発生する。たとえば、ＧａＡｓ材料は安定な酸
化膜がないため、ＧａＡｓＦＥＴのソース・ドレイン領
域とのコンタクト用ｎ　拡散層３の形成において、Ｓ１
イオン注入後のアニール時には、ヒ素（Ａｓ）の飛散に
よる電子移導度低下防止用に、リン・シリケート・ガラ
ス（以下ＰＳＧと称す。）膜で表面を被って行なわれる
。

このＰＳＧ膜とＧａＡｓは熱膨張係数が連々りている（
　Ｐ　Ｓ　Ｇ＝　２．３３Ｘ１０−’　ａｒｔ／℃、　
Ｇａ　Ａｓ＝５．９３Ｘ１０−’　ｃｒｒＬ／’Ｃ）為
、８００℃で行なわれるアニール処理時にＧａＡｓ　ウ
ェハーがわん曲し、ＰＳＧ膜とＧａＡｓの接触面では、
圧縮応力が発生し、ＧａＡｓ　ウェハ表面に結晶欠陥が
発生する。

またＧａＡｓウェハ裏面には、引張シ応力が発生し、裏
面の加工歪層からその欠陥が転位してウェハ表面部にま
で達する。前述のごときウェハ表面の結晶欠陥は、イオ
ン注入したＳｔイオンをトラップするため活性化率が低
下し、又は不均一となり、電子移動度に関与する不純物
数が減少し、電子移動度が低下する。

以上の様に、結晶欠陥発生はウェハのわん凸状態に極め
て敏感であり、素子特性の向上においては、いかにウェ
ハのわん曲率を低くするかが重要な課題であることが、
発明者の検討によシあきらかとなった。

〔発明の目的〕

本発明の目的は、熱処理時の半導体基板のわん曲を減少
させて結晶欠陥密度を低減できることのできる半導体基
板処理技術全提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書のｉｉｅ　６および添（＝ｊ図面からあきらかに
なるであろう。

〔発明の概要〕

本願（・τおい一’ｔ−開示されＺ）発１１ＪＩのうち
代へ１的なものの概要を一簡η月で説明ずＪｌば下ｉ１
１のＬおりＴ′ある。。

すなわち、判′導体基板（ウェハ）の熱々４．　ｆ（１
１時のわん白金減少さぜるために、ウェハの両面な一加
Ｔイｉ層のない鏡面研摩仕−１−げとすること（Ｃより
、裏角１加］土歪層の影響によるわん曲及び、結ｌｌ？
＋欠陥を減少さぜることができる。

さらに、ウェハ表面にウェハと熱膨張係数の異なる１卓
プこと對ばＰＳＧＳ金膜成１．に鴨合上記の如く熱射併
を行なってもウェハ自体のわん曲が少ないことに、、ｋ
　ｐ　Ｐ　Ｓ　Ｇ膜の響影ＷよるつＬハのわん曲や、結
晶欠陥は少なくできる。

以下、庫発明の実施例について説明する、。

〔実施例〕

２ｔ−発明においτは、ウェハの熱射１１１１時のわＸ
７曲ケ減少さぜるため仕合物生導体装置の製造に用いる
ガリウム・ヒ’Ａ　（Ｇｓ、　Ａ　ｓ　）化合物子導体
基板（ウェハ）の両ＩＨＩが加工歪層のない鏡面で形成
されていることが特徴である。以−ト、両面Ｃイ（面仕
十げウェハの特徴についで下記に示す”。

両面鏡面壮士げウェハのわん曲１ｊ：、！而に加工歪層
がなく、両面が同一な熱的性質ケ有しているため、従来
と比較し７て低減さオ′する。上記両面鏡面ウゴハのわ
ん曲の発生原因は、ウェハのスライシング」：程やポリ
シング丁程の処理条件により決定される値であり、従来
の様な裏面加工歪層の響形によるウェハのわん曲ではな
い。さら（Ｆ、ウェハわん曲が発生しでも、つｙハ表裏
面に加工歪層がないため、わん曲による結晶欠陥の転位
もない。

さらに、両面鏡面つェハ表ｍ１にＰＳＧ膜の様なＧａＡ
ｓ　ウェハと熱膨張係数差の大きい膜を形成し２て、イ
オン注入不純物のアニール処理を８００００で行なった
場合′Ｔ＃ば、−１記の如くウェハ自体のわん曲が少な
いことにより、Ｇ　ａ　Ａ　ｓ　ウェハのわん曲は減少
てきる３、たとえば、従来の片面鏡面ウェハでは、７　
／１ｍ’Ｑ　１５　Ｉｔ　ｍ　（ウエノ＼内）のわん曲
が発生するが、本発明により、ば３．５μｍ１〜７μｍ
ｎ（つｙハ内）と々す、ウェハのわん曲が約１分値とな
る。つｙハ表製面の応力の神類は、裏面が引張り応力、
表面が圧縮応力となるか、つ丁ハわん曲が少ガいので従
来よりそれら応力も小さくかっ、裏面に加工歪層がない
のでそこからの転位の発生がなくウェハ表面の結晶欠陥
密度が低減される５、以十の様にわん曲を低くおさＡる
ことができるブこめ、表１ｆｌｉの欠陥密度が低減でき
、これにより、不純物イオンの欠陥によるトラップが低
］：’　Ｌ、活性化率音大きくでき、素子特性の安定化
が燵成できる。

次に、図面分用いて両面鉤部つＪハ看・用い′＃累ティ
製造工程ついて説明する。

第１図から第５図は、本発明の一実施例を示すものであ
って・ＧａＡｓ　ウエノ・全両面鏡面イト−１−げし、
ｎ型活＋Ｉ：１′化層を形成Ｊるプロセスの工程断面図
である。

以下、各工程にそって詳述する。

（１）ＧａＡ、ｓ化合物子導体結晶、インゴツトからス
ライスした厚さ数百μｍのＧａＡｓウェハ１を用意する
。このときのつｆハ１の両主面Ｋ　ｌ：ｊ：切削歪み層
６が残っている。（第１図） （２）粒度＄１２００の砥粒全使用し２てウェハの両主
面をラッピングし、切削歪み層６全取り除く。

このとき両主面表面には小さい歪み層７が１だ残存する
。このあと、ライト（化学）エツチングするが歪み層の
一部は依然と１．て残っている。（第２図） （３）粒度＃３０００−４０００の超微粒砥粒を使用し
て溶面研摩仕上げする。こ第１により両面の歪み層は完
全に取り除かれた鏡面８となる。（第３図） （４）両面が鏡面仕上げされたウェハ１の一主面に対し
８１などのドナ不純物イオン打込み１−９ヲ形成する。

（第４図） （５）不純物イオン打込み層形成面にケミカル・ベーパ
・デポジション（ＣＶＤ）法により、ＰＳＧ膜１０ケ形
成した状態で活性化アニール（７００〜ｂ 化層２を形成する。（第５図）　このＰＳＧ膜全選択的
にエツチングして取シ除く。この後、図示されないが、
リフトオフ法等によジオ−ミック金属（Ａｕ−Ｇｏ等）
によるソース・ドレイン電極、及びショットキ金属（Ａ
１等）によるゲート電極全形成し、第６図で示す様なＧ
ａＡｓＦＥＴを完成することになる。但し、本実施例に
おいてはウェハ裏面は第６図と異なり鏡面研摩が施され
ている。

〔発明の効果〕

（１）ウェハ両面を、加工歪層のない鏡面とすることに
よシ、熱処理時のウェハのわん曲が低減され、ウェハ表
面の欠陥密度が低減できる。

（２）　　（１）よ如、ウェハ表面にウェハと熱膨張系
数の異なる膜を形成しても、ウェハ自体のわん曲が低減
されているため、ウェハのわん曲は低減でき、ウェハ表
面の欠陥密度は低減される。

（３）　　ウェハの両方の主面を鏡面研摩しておくこと
によシ、ウェハ面から完全に切削歪みが取シ除かれた状
態でイオン打込み不純物の活性化アニールを行うことが
でき、熱処理時にウェハ内に熱歪みの発生がなくなり、
活性化不良につながる結晶欠陥の発生を阻止（キャリア
が歪み層ヘトラップされることがなくなり）し、歩留が
向上する効果が得られる。

以上本発明者によってなされた発明を実施例にもとすき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

〔利用分野〕

本発明は主としてＧａＡｓ　ＦＥＴ、ＧａＡｓ　　ＩＣ
のウェハ段階での処理に適用して効果がある。

本発明はこの他、ＧａＡｓ’に用いた光デバイスにも応
用できる。

以上の説明では主として本発明者によってなされ六発Ｂ
Ａをその背景となった利用分野である化合物半導体装置
の形成技術について説明したがそれに限定されるもので
はない。

本発明は少々くとも表面の欠陥密度の低減が必要な加工
物の処理に適用できる。

【図面の簡単な説明】

第１図乃至第５図は本発明の一実施例を示すＧａＡｓ基
板のｎ型活性層形成までのプロセスの工程断面図である
。 第６図は、Ｇａ　Ａｓ　Ｆ　Ｅ　ＴＯ例を示す断面図で
ある。 １・・・ＧａＡｓ基板、２・・・ｎ型活性層、３・・・
ｎ＋型層、４・・・ソース・ドレイン電極、５・・・ゲ
ート電極、６・・・歪み層、７・・・小歪み層、８・・
・鏡面、９・・・不純物イオン打込層、１０・・・ＰＳ
Ｇ膜。 第　　１　　図 第　　２　　図 第　　３　　図 θ ？ｊ　　　　　　／ 第　　４　　図 へ 第　　５　　図 ２　　　　　　　／θ 第　　６　　図

Claims (1)

1. 【特許請求の範囲】 １、両主面の表面状態は、加工歪層が除去された鏡面状
   態よりなる電子装置形成基板。 ２、上記電子装置形成基板の材質は、化合物半導体より
   なる特許請求の範囲第一項記載の電子装置形成基板。 ３、上記電子装置形成基板の材質は、ガリウム・ヒ素化
   合物半導体よりなる特許請求の範囲第一項記載の電子装
   置形成基板。 ４、電子装置形成基板の両主面を鏡面に研摩仕上げする
   工程と、上記基板の一主面に不純物導入する工程と、導
   入した不純物の活性化のための熱処理を行う工程とを、
   具備することを特徴とする電子装置の製造方法。 ５、上記電子装置形成基板はカリウム・ヒ素である特許
   請求の範囲第１項に記載の電子装置の製造方法。