JPH02303158A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02303158A JPH02303158A JP12490789A JP12490789A JPH02303158A JP H02303158 A JPH02303158 A JP H02303158A JP 12490789 A JP12490789 A JP 12490789A JP 12490789 A JP12490789 A JP 12490789A JP H02303158 A JPH02303158 A JP H02303158A
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- resistor
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- plasma treatment
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＧａＡｓを材料とした半導体集積回路の製造方
法に関し、特にＧａＡｓ結晶層を抵抗体とした半導体集
積回路の製造方法に関する。
法に関し、特にＧａＡｓ結晶層を抵抗体とした半導体集
積回路の製造方法に関する。
（ロ）従来の技術
ＧａＡｓを材料としたＧａＡｓ集積回路は電子移動度が
Ｓｉに比べて大きく高速動作が期待できることから注目
をあつめ、活発な研究開発が進められている。
Ｓｉに比べて大きく高速動作が期待できることから注目
をあつめ、活発な研究開発が進められている。
従来、ＧａＡｓ集積回路においてショットキー接合ゲー
ト型電界効果トランジスタ（以下ＦＥＴと略記する）お
よび抵抗体の能動層はウェハー内向−性にすぐれている
といわれるイオン注入技術を利用して形成されている。
ト型電界効果トランジスタ（以下ＦＥＴと略記する）お
よび抵抗体の能動層はウェハー内向−性にすぐれている
といわれるイオン注入技術を利用して形成されている。
しかし、イオン注入技術による能動層形成において、シ
ート抵抗値の再現性は必ずしも充分ではないため、ＦＥ
Ｔ層と抵抗体の能動層を別工程で形成する場合などＦＥ
Ｔ能動体のシート抵抗が設計値通りに形成されていなが
ら抵抗体能動体層のシート抵抗が設計値からはずれてし
まうことが起り、その結果回路として所要の特性が得ら
れず製品歩留まりの低下を招くという欠点があった。ま
たこの場合、製造工程も最初から始めなければならず最
終製品を得るために要する時間的損失も大きいという欠
点があった。
ート抵抗値の再現性は必ずしも充分ではないため、ＦＥ
Ｔ層と抵抗体の能動層を別工程で形成する場合などＦＥ
Ｔ能動体のシート抵抗が設計値通りに形成されていなが
ら抵抗体能動体層のシート抵抗が設計値からはずれてし
まうことが起り、その結果回路として所要の特性が得ら
れず製品歩留まりの低下を招くという欠点があった。ま
たこの場合、製造工程も最初から始めなければならず最
終製品を得るために要する時間的損失も大きいという欠
点があった。
この欠点を解消するため、特開昭６．１−１０４すくな
くともひとつ以上配置し、必要に応じてこの抵抗値修正
用抵抗体を上記抵抗体に並列接続するものが示されてい
る。
くともひとつ以上配置し、必要に応じてこの抵抗値修正
用抵抗体を上記抵抗体に並列接続するものが示されてい
る。
（ハ）発明が解決しようとする課題
上記従来例では、抵抗体の抵抗値が設計値と比較して大
きい方向にずれた場合には有効であるが、小さい方向に
ずれた場合には修正が効かないという問題があり、まだ
歩留りを改善する余地がある。
きい方向にずれた場合には有効であるが、小さい方向に
ずれた場合には修正が効かないという問題があり、まだ
歩留りを改善する余地がある。
本発明は抵抗値が設計値と比較して大きい方向にずれた
場合でも、小さい方向にずれた場合でも何れの場合も簡
単に修正することができる半導体集積回路の製造方法を
提供するものである。
場合でも、小さい方向にずれた場合でも何れの場合も簡
単に修正することができる半導体集積回路の製造方法を
提供するものである。
（ニ）課題を解決するための手段
本発明は、ＧａＡｓ結晶層を能動領域とするショットキ
ー接合ゲート型電界効果トランジスタとＧａＡｓ結晶層
を抵抗領域とする抵抗体が同一の半絶縁性ＧａＡｓ基板
上に形成されてなる半導体集積回路において、前記抵抗
領域の結晶層に水素プラズマ処理を施すことを特徴とす
るＧａＡｓ集積回路の製造方法である。
ー接合ゲート型電界効果トランジスタとＧａＡｓ結晶層
を抵抗領域とする抵抗体が同一の半絶縁性ＧａＡｓ基板
上に形成されてなる半導体集積回路において、前記抵抗
領域の結晶層に水素プラズマ処理を施すことを特徴とす
るＧａＡｓ集積回路の製造方法である。
（ホ）作用
ＧａＡｓ半導体中のドナーは、水素原子により不活性化
することが知られている（Ｓ、Ｊ。
することが知られている（Ｓ、Ｊ。
Ｐｅａｒｔｏｎ ｅｔ ａｌ、Ｊｌ、Ａｐｐｌ。
Ｐｈｙｓ、５９，１９８６．Ｐ２８２１−２８２７参照
）。また、不活性化したドナーは、熱処理により、活性
化することが知られている。従って、水素プラズマ処理
の量或いは、熱処理の量により、抵抗体の抵抗値を任意
の値にすることができる。
）。また、不活性化したドナーは、熱処理により、活性
化することが知られている。従って、水素プラズマ処理
の量或いは、熱処理の量により、抵抗体の抵抗値を任意
の値にすることができる。
（へ）実施例
以下、本発明の一実施例を第１図（ａ）乃至（Ｃ）に基
づいて詳細に述べる。図は、抵抗体部分のプロセス断面
図を示しだものでＦＥＴ部分及び接続パターンは省略し
て示していない。
づいて詳細に述べる。図は、抵抗体部分のプロセス断面
図を示しだものでＦＥＴ部分及び接続パターンは省略し
て示していない。
ＧａＡｓ半絶縁性基板（１）上にホトレジスト膜（２）
（例えば東京応化社製０ＥＢＲ）を形成し、所望部分に
開口（３）を設ける。レジスト膜の膜厚は約２μｍとし
た。次に、Ｓｉ１を基板（１）の主表面上方より、所望
量注入し、イオン注入層（抵抗体の抵抗領域となるＧａ
Ａｓ結晶層）（４）を形成しホトレジスト膜（２）を除
去した後、ハロゲンランプを使用した短時間アニールで
イオン主人層（４）を活性化する（第１図（ａ））。
（例えば東京応化社製０ＥＢＲ）を形成し、所望部分に
開口（３）を設ける。レジスト膜の膜厚は約２μｍとし
た。次に、Ｓｉ１を基板（１）の主表面上方より、所望
量注入し、イオン注入層（抵抗体の抵抗領域となるＧａ
Ａｓ結晶層）（４）を形成しホトレジスト膜（２）を除
去した後、ハロゲンランプを使用した短時間アニールで
イオン主人層（４）を活性化する（第１図（ａ））。
ホトレジスト膜（５）（例えば、富士薬品社製■、ＭＲ
）を形成し、主表面上方より、オーミック金属膜（Ａｕ
＋Ｇｅ／Ｎ ｉ／Ａｕ）（６）を蒸着法により被着する
（第１図（ｂ））。
）を形成し、主表面上方より、オーミック金属膜（Ａｕ
＋Ｇｅ／Ｎ ｉ／Ａｕ）（６）を蒸着法により被着する
（第１図（ｂ））。
ホトレジスト膜（５）上のオーミック金属膜をホトレジ
スト膜（５）とともにリフトオフ法により除去し、残存
したオーミック金属膜（６）を水素雰囲気中で、４５０
℃、１５０秒の熱処理を行ないオーミック電極（８）を
形成する。続いてＥＣＲ水素プラズマ処理を施こし、イ
オン注入層（４）の一部分（７）を不活性化して、イオ
ン注入層（４）を抵抗領域とする抵抗体（９）を完成す
る（第１図（Ｃ））。その後、測定□を行ないこの抵抗
体（９）の抵抗値が設計値と比較して大きい方へずれて
いる時は、ＥＣＲ水素プラズマ処理を再度行ない、逆に
、小さい方へずれている時は、熱処理を行なうことで、
抵抗体（９）の抵抗値を所望の値とする。
スト膜（５）とともにリフトオフ法により除去し、残存
したオーミック金属膜（６）を水素雰囲気中で、４５０
℃、１５０秒の熱処理を行ないオーミック電極（８）を
形成する。続いてＥＣＲ水素プラズマ処理を施こし、イ
オン注入層（４）の一部分（７）を不活性化して、イオ
ン注入層（４）を抵抗領域とする抵抗体（９）を完成す
る（第１図（Ｃ））。その後、測定□を行ないこの抵抗
体（９）の抵抗値が設計値と比較して大きい方へずれて
いる時は、ＥＣＲ水素プラズマ処理を再度行ない、逆に
、小さい方へずれている時は、熱処理を行なうことで、
抵抗体（９）の抵抗値を所望の値とする。
尚、ＥＣＲ水素プラズマ処理に代えて高周波水素プラズ
マ処理を用いることもできる。
マ処理を用いることもできる。
（ト）発明の効果
以上、述べたように、半導体集積回路の製造工程を最初
からやり直すことなく、半導体集積回路に使用された抵
抗体の抵抗値の・修正が可能となり、製品歩留りの低下
が回避でき、且つ、最終製品にまでに要する時間的損失
も最小に抑えることができる。
からやり直すことなく、半導体集積回路に使用された抵
抗体の抵抗値の・修正が可能となり、製品歩留りの低下
が回避でき、且つ、最終製品にまでに要する時間的損失
も最小に抑えることができる。
【図面の簡単な説明】
第１図（ａ）乃至（ｃ）は本発明の一実施例を説明する
ための工程説明図である。 （１）・・・ＧａＡｓ半絶縁性基板、（２）（５）・・
・ホトレジスト膜、（４）・・・イオン主人層、（９）
・・・抵抗体。
ための工程説明図である。 （１）・・・ＧａＡｓ半絶縁性基板、（２）（５）・・
・ホトレジスト膜、（４）・・・イオン主人層、（９）
・・・抵抗体。
Claims (1)
- 【特許請求の範囲】 １、ＧａＡｓ結晶層を能動領域とするショットキー接合
ゲート型電界効果トランジスタとＧａＡｓ結晶層を抵抗
領域とする抵抗体が同一の半絶縁性ＧａＡｓ基板上に形
成されてなる半導体集積回路において、前記抵抗領域の
ＧａＡｓ結晶層に水素プラズマ処理を施すことを特徴と
する半導体集積回路の製造方法。 ２、水素プラズマ処理が施された抵抗領域のＧａＡｓ結
晶層に熱処理を施すことを特徴とする請求項１記載の半
導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12490789A JPH02303158A (ja) | 1989-05-18 | 1989-05-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12490789A JPH02303158A (ja) | 1989-05-18 | 1989-05-18 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02303158A true JPH02303158A (ja) | 1990-12-17 |
Family
ID=14897065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12490789A Pending JPH02303158A (ja) | 1989-05-18 | 1989-05-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02303158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112410A (ja) * | 1992-08-12 | 1994-04-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN104253015A (zh) * | 2013-06-25 | 2014-12-31 | 中国科学院微电子研究所 | 降低二维晶体材料接触电阻的方法 |
-
1989
- 1989-05-18 JP JP12490789A patent/JPH02303158A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112410A (ja) * | 1992-08-12 | 1994-04-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5956592A (en) * | 1992-08-12 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having polysilicon resistors with a specific resistance ratio resistant to manufacturing processes |
| CN104253015A (zh) * | 2013-06-25 | 2014-12-31 | 中国科学院微电子研究所 | 降低二维晶体材料接触电阻的方法 |
| WO2014206117A1 (zh) * | 2013-06-25 | 2014-12-31 | 中国科学院微电子研究所 | 降低二维晶体材料接触电阻的方法和设置 |
| US10141408B2 (en) | 2013-06-25 | 2018-11-27 | Institute of Microelectronics, Chinese Academy of Sciences | Method and arrangement for reducing contact resistance of two-dimensional crystal material |
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