JPS63122242A - マスタ−スライス集積回路の構成方法 - Google Patents
マスタ−スライス集積回路の構成方法Info
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- JPS63122242A JPS63122242A JP27016986A JP27016986A JPS63122242A JP S63122242 A JPS63122242 A JP S63122242A JP 27016986 A JP27016986 A JP 27016986A JP 27016986 A JP27016986 A JP 27016986A JP S63122242 A JPS63122242 A JP S63122242A
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- JP
- Japan
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- master slice
- ics
- resistor
- integrated circuit
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- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims description 6
- 244000061508 Eriobotrya japonica Species 0.000 description 1
- 235000009008 Eriobotrya japonica Nutrition 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路（以下、ＩＣといり。）に関し、特に
同一の半導体基板上圧形成されたマスタースライスＩＣ
の′ａ構成方法関する。
同一の半導体基板上圧形成されたマスタースライスＩＣ
の′ａ構成方法関する。
従来、−枚のウェーハー上に多品種のＩＣを構成する場
合、同一の素子ｍｇをもった半導体基板上に配線工程の
み変更したパターンを２つ以上組み合わせたマスク構成
としてマスタースライスｌＣを形成していた。
合、同一の素子ｍｇをもった半導体基板上に配線工程の
み変更したパターンを２つ以上組み合わせたマスク構成
としてマスタースライスｌＣを形成していた。
例えば、第３図に示すよりに配線工程のみ変更した品＠
Ｅ−Ｈ１−組み合わせてマスタースライスＩＣを構成し
ている。
Ｅ−Ｈ１−組み合わせてマスタースライスＩＣを構成し
ている。
上述した従来の構成方法では、−枚のウェーハー上に多
種類のＩＣが形成されるため、組み立てを行う場合めら
かじめＩ’ＦｆｌａｌのＩＣを一つ一つ選別する必要が
めクエ数増大のもととなっていた。また、組み立てた後
でもそのＩＣが、どの品性に対応するのか、区別する手
段がないといシ欠点がろった０ 本発明の目的は、多品種のマスメース２イスエＣを組み
立て念後でも識別することのできるマスタースライスＩ
Ｏの構成方法を提供することでめる０ 上述した従来のマスタースライスＩＣの構成方法に対し
本発明は一枚のウェーハー上に多種類のマスタースライ
スエＣｔ−形成しても、組み立て前に、品種を選別する
必要もなく、共通の組み立て条件で組み立てられ、組み
立て後も品ｍをそれぞれ識別できるといり、独創的内容
を有する。
種類のＩＣが形成されるため、組み立てを行う場合めら
かじめＩ’ＦｆｌａｌのＩＣを一つ一つ選別する必要が
めクエ数増大のもととなっていた。また、組み立てた後
でもそのＩＣが、どの品性に対応するのか、区別する手
段がないといシ欠点がろった０ 本発明の目的は、多品種のマスメース２イスエＣを組み
立て念後でも識別することのできるマスタースライスＩ
Ｏの構成方法を提供することでめる０ 上述した従来のマスタースライスＩＣの構成方法に対し
本発明は一枚のウェーハー上に多種類のマスタースライ
スエＣｔ−形成しても、組み立て前に、品種を選別する
必要もなく、共通の組み立て条件で組み立てられ、組み
立て後も品ｍをそれぞれ識別できるといり、独創的内容
を有する。
本発明のマスタースライス集積回路の構成方法は、同一
の素子構成をもった半導体基板を下地とし、少なくとも
２種類以上の集積回路ｔ−構成するマスタースライス集
積回路において各集積（ロ）路に、固有の抵抗値を有す
る抵抗素子を形成し、一方を基板電位に接続し、他方を
パッドに接続することから成っている。
の素子構成をもった半導体基板を下地とし、少なくとも
２種類以上の集積回路ｔ−構成するマスタースライス集
積回路において各集積（ロ）路に、固有の抵抗値を有す
る抵抗素子を形成し、一方を基板電位に接続し、他方を
パッドに接続することから成っている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の概略平面図である。
第１図に示すようにマスタースライスＩＯＡ、Ｂ。
Ｃ，Ｄｎ４個一組としてウェーハー上に形成しである。
ＩＣＡ〜Ｌ）はそれぞれ異なる回路を実現するマスター
スライスＩＣでロシ、抵抗素子１ａ〜１ｄｆｌ−本の抵
抗で形成され、それぞれ異なった抵抗値となっている。
スライスＩＣでロシ、抵抗素子１ａ〜１ｄｆｌ−本の抵
抗で形成され、それぞれ異なった抵抗値となっている。
抵抗の一方にパッドに接続され、他方に基板電位に接続
されている。
されている。
例えば抵抗１ａｔ−１にΩ、ｌｂを２にΩ、ｌｃを３に
Ω、ｌｄを４にΩとして形成した場合、ｌ０Ａ−Ｄを組
み立てて抵抗値の測定を行ない、ｌｋΩであったら、Ｉ
ＯＡでるることを識別することができる。
Ω、ｌｄを４にΩとして形成した場合、ｌ０Ａ−Ｄを組
み立てて抵抗値の測定を行ない、ｌｋΩであったら、Ｉ
ＯＡでるることを識別することができる。
第２図は本発明の実施例２の概略平面図である。
抵抗５，６．７は、一定値をもち、あらかじめ半導体基
板の下地に形成されておシ、マスタースライスＩＣ３′
ｔ−配線工程のみｆｔ変更して形成する際に、これらの
抵抗を直並列に接続し、この品種固有の抵抗値となって
いる。
板の下地に形成されておシ、マスタースライスＩＣ３′
ｔ−配線工程のみｆｔ変更して形成する際に、これらの
抵抗を直並列に接続し、この品種固有の抵抗値となって
いる。
この実施例では、半導体基板の下地に、あらかじめ複数
の抵抗が形成されているため、マスタースライスＩＣの
種類が増えても配線工程のみでの抵抗値の変更が容易で
あり、その品種に固有の抵抗値を自由に選択することが
できる。
の抵抗が形成されているため、マスタースライスＩＣの
種類が増えても配線工程のみでの抵抗値の変更が容易で
あり、その品種に固有の抵抗値を自由に選択することが
できる。
以上説明したよりに本発明に、マスタースライスＩＣに
、固有の抵抗値をもった抵抗素子を形成し、抵抗の一方
を基板電位に接続し、他方をパッドに接続することによ
シ、スクライプ後の選別を無くすことができ、共通の組
み立て条件で組み立てることができる。さらに、組み立
て後においても、抵抗値を測定することによシ多品櫨の
マスタースライスＩＣの中から特定のＩＣｔ−識別する
ことができる。
、固有の抵抗値をもった抵抗素子を形成し、抵抗の一方
を基板電位に接続し、他方をパッドに接続することによ
シ、スクライプ後の選別を無くすことができ、共通の組
み立て条件で組み立てることができる。さらに、組み立
て後においても、抵抗値を測定することによシ多品櫨の
マスタースライスＩＣの中から特定のＩＣｔ−識別する
ことができる。
第１図は本発明の一実施例を説明するマスタースライス
ＩＣの概略平面図、第２図は実施例２を説明するマスタ
ースライスＩＣの要部を示す概略平面図、第３図は従来
のマスタースライス１Ｇの構成方法を説明する概略平面
図でるる。 Ａ Ａ−）１− マスタースライスＩＣ％ｌａ〜ｌｄ・
・・抵抗、２ａ〜２ｄ・・・パッド、３・・・マスター
スライスＩＣ，４・・・パッド、５，６．７・・・抵抗
１、Ｂ、Ｃ，ρ−−−−７スダースフ４ズＩＣ／ａ−／
ｄ−−−一杷抗 ２７２〜２ｄ−−−−パ・アト 箭１目
ＩＣの概略平面図、第２図は実施例２を説明するマスタ
ースライスＩＣの要部を示す概略平面図、第３図は従来
のマスタースライス１Ｇの構成方法を説明する概略平面
図でるる。 Ａ Ａ−）１− マスタースライスＩＣ％ｌａ〜ｌｄ・
・・抵抗、２ａ〜２ｄ・・・パッド、３・・・マスター
スライスＩＣ，４・・・パッド、５，６．７・・・抵抗
１、Ｂ、Ｃ，ρ−−−−７スダースフ４ズＩＣ／ａ−／
ｄ−−−一杷抗 ２７２〜２ｄ−−−−パ・アト 箭１目
Claims (1)
- 同一の素子構成をもった半導体基板を下地とし、少な
くとも２種類以上の集積回路を構成するマスタースライ
ス集積回路において、各集積回路に、固有の抵抗値を有
する抵抗素子を形成し、一方を基板電位に接続し、他方
をパッドに接続することを特徴とするマスタースライス
集積回路の構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27016986A JPS63122242A (ja) | 1986-11-12 | 1986-11-12 | マスタ−スライス集積回路の構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27016986A JPS63122242A (ja) | 1986-11-12 | 1986-11-12 | マスタ−スライス集積回路の構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122242A true JPS63122242A (ja) | 1988-05-26 |
Family
ID=17482492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27016986A Pending JPS63122242A (ja) | 1986-11-12 | 1986-11-12 | マスタ−スライス集積回路の構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122242A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193131A (ja) * | 1993-12-24 | 1995-07-28 | Nec Corp | 半導体集積回路装置 |
| JP2006294930A (ja) * | 2005-04-12 | 2006-10-26 | Denso Corp | 半導体集積回路装置およびその実装方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244178A (en) * | 1975-10-06 | 1977-04-06 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS57167670A (en) * | 1981-04-07 | 1982-10-15 | Mitsubishi Electric Corp | Semiconductor device |
-
1986
- 1986-11-12 JP JP27016986A patent/JPS63122242A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244178A (en) * | 1975-10-06 | 1977-04-06 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS57167670A (en) * | 1981-04-07 | 1982-10-15 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193131A (ja) * | 1993-12-24 | 1995-07-28 | Nec Corp | 半導体集積回路装置 |
| JP2006294930A (ja) * | 2005-04-12 | 2006-10-26 | Denso Corp | 半導体集積回路装置およびその実装方法 |
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