JPS63310219A - 並列比較形ａ−ｄ変換回路 - Google Patents
並列比較形ａ−ｄ変換回路Info
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- JPS63310219A JPS63310219A JP14659287A JP14659287A JPS63310219A JP S63310219 A JPS63310219 A JP S63310219A JP 14659287 A JP14659287 A JP 14659287A JP 14659287 A JP14659287 A JP 14659287A JP S63310219 A JPS63310219 A JP S63310219A
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- 229910052710 silicon Inorganic materials 0.000 abstract description 2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列比較形Ａ−Ｄ変換回路に関し、特に半導体
集積回路化された並列比較形Ａ−Ｄ変換回路に関する。
集積回路化された並列比較形Ａ−Ｄ変換回路に関する。
従来、並列比較形のＡ−Ｄ変換回路を半導体集積回路で
構成する場合、複数の比較器を並べそれぞれの比較器に
基準電圧を与えるために、これら比較器の列と平行して
第３図に示すように、一定幅のアルミニウム配線からな
る基準抵抗パターン１を設け、この基準抵抗パターンの
一定区間長ごとに、比較器との接続用配線２を設け、基
僧抵抗とした構成にしている。ところで、このようなＡ
−Ｄ変換回路では、分解能をＮビットとすると、２Ｎ−
１個の比較器と２Ｎ個の基準抵抗を必要とするため、高
分解能の変換回路では、総ての比較器と基準抵抗パター
ンとを一直線上に配置するとチップが非常に細長い形状
となり実現が困難となるため比較器と基準抵抗用配線パ
ターンとを複数列、隣接して並べた形状となっている。
構成する場合、複数の比較器を並べそれぞれの比較器に
基準電圧を与えるために、これら比較器の列と平行して
第３図に示すように、一定幅のアルミニウム配線からな
る基準抵抗パターン１を設け、この基準抵抗パターンの
一定区間長ごとに、比較器との接続用配線２を設け、基
僧抵抗とした構成にしている。ところで、このようなＡ
−Ｄ変換回路では、分解能をＮビットとすると、２Ｎ−
１個の比較器と２Ｎ個の基準抵抗を必要とするため、高
分解能の変換回路では、総ての比較器と基準抵抗パター
ンとを一直線上に配置するとチップが非常に細長い形状
となり実現が困難となるため比較器と基準抵抗用配線パ
ターンとを複数列、隣接して並べた形状となっている。
この基準抵抗の配線パターン間の相対精度はＡ−Ｄ変換
器の精度を決める要素の１つであり高情度のＡ−Ｄ変換
器はどより高い相対精度を必要とする。基準抵抗Ｒ１〜
Ｒ２Ｍ（２Ｍ＝２Ｎ）が−列につきＭ個ずつ、２列並ん
でいるとすると基準抵抗による実際の電圧値と設計値の
ずれは１列目がＲ１〜ＲＭ ＝Ｒ’ 、２列目がＲＭ＋
１〜Ｒ２Ｍという抵抗値を持つとき、ＲＭとＲＭ＋１の
抵抗間において電圧値のずれが最大となる。前述した従
来の形状の基準抵抗パターンでは、Ｒ１−′−ＲＭと、
ＲＭ＋ｌ〜Ｒ２Ｍのパターン間でＸ軸上の距離が離れて
おり基準抵抗パターンのエツチングの条件が異なってし
まうため製造時にアルミニウム膜の幅や厚さにばらつき
を生じると抵抗値が上記の１列目のＲ，〜ＲＭ＝Ｒ’と
２タリ目のＲＭ＋、〜Ｒ２Ｍ＝Ｈの相対比は各基準抵抗
の誤差が重なって大きく設計値からずれるという欠点が
ある。これを防ぐには加工工程におけるアルミニウム膜
の厚さや幅の変動を厳しく管理せねばならず、歩留りの
低下や高価になる等の問題がある。
器の精度を決める要素の１つであり高情度のＡ−Ｄ変換
器はどより高い相対精度を必要とする。基準抵抗Ｒ１〜
Ｒ２Ｍ（２Ｍ＝２Ｎ）が−列につきＭ個ずつ、２列並ん
でいるとすると基準抵抗による実際の電圧値と設計値の
ずれは１列目がＲ１〜ＲＭ ＝Ｒ’ 、２列目がＲＭ＋
１〜Ｒ２Ｍという抵抗値を持つとき、ＲＭとＲＭ＋１の
抵抗間において電圧値のずれが最大となる。前述した従
来の形状の基準抵抗パターンでは、Ｒ１−′−ＲＭと、
ＲＭ＋ｌ〜Ｒ２Ｍのパターン間でＸ軸上の距離が離れて
おり基準抵抗パターンのエツチングの条件が異なってし
まうため製造時にアルミニウム膜の幅や厚さにばらつき
を生じると抵抗値が上記の１列目のＲ，〜ＲＭ＝Ｒ’と
２タリ目のＲＭ＋、〜Ｒ２Ｍ＝Ｈの相対比は各基準抵抗
の誤差が重なって大きく設計値からずれるという欠点が
ある。これを防ぐには加工工程におけるアルミニウム膜
の厚さや幅の変動を厳しく管理せねばならず、歩留りの
低下や高価になる等の問題がある。
本発明の並列比較形Ａ−Ｄ変換回路は、複数の比較器及
び前記各比較器に基準電位としてフルスケール電圧を分
圧して与える基準−抵抗パターンの組を複数列に分けて
並べて半導体基板に集積してなる並列比較形Ａ−Ｄ変換
回路において、互いに隣接する組の前記基準抵抗パター
ンの少なくとも主要部は、同一の空間的周期を有すると
共に、互いにその相補性パターンを１／２周期ずらして
相互に入り組んで配置されているというものである。
び前記各比較器に基準電位としてフルスケール電圧を分
圧して与える基準−抵抗パターンの組を複数列に分けて
並べて半導体基板に集積してなる並列比較形Ａ−Ｄ変換
回路において、互いに隣接する組の前記基準抵抗パター
ンの少なくとも主要部は、同一の空間的周期を有すると
共に、互いにその相補性パターンを１／２周期ずらして
相互に入り組んで配置されているというものである。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の主要部を示すレイアウ
ト図である。
ト図である。
第１図において、シリコン基板上に一定幅の、例えばア
ルミニウム膜からなる基準抵抗パターンがｌａ、ｌｂの
２列に分けて並んで設けられている。このパターン１ａ
は所定の空間的周期を有し、一定長毎に基準抵抗として
用いられており、比較器との接続用配線２を有し、比較
器に基準電圧を与えている。パターン１ｂも１ａと同じ
空間的周期を有し一定長毎に比較器との接続用配線２を
有し、別の比較器に基準電圧を与えている。基準抵抗パ
ターン１ａと１ｂは、図示のようにその主要部において
共通の半導体基板領域を配置して配置され、隣合うパタ
ーン相互を入り組ませることのできる形状をしている。
ルミニウム膜からなる基準抵抗パターンがｌａ、ｌｂの
２列に分けて並んで設けられている。このパターン１ａ
は所定の空間的周期を有し、一定長毎に基準抵抗として
用いられており、比較器との接続用配線２を有し、比較
器に基準電圧を与えている。パターン１ｂも１ａと同じ
空間的周期を有し一定長毎に比較器との接続用配線２を
有し、別の比較器に基準電圧を与えている。基準抵抗パ
ターン１ａと１ｂは、図示のようにその主要部において
共通の半導体基板領域を配置して配置され、隣合うパタ
ーン相互を入り組ませることのできる形状をしている。
すなわち、パターンｌａ（又はｌｂ）を中心線Ｙ−Ｙ’
に対して鏡映変換して得られる相補性パターンを１／２
周期ずらすとパターンｌｂ（又はｌａ）に重なるように
なっている。
に対して鏡映変換して得られる相補性パターンを１／２
周期ずらすとパターンｌｂ（又はｌａ）に重なるように
なっている。
このように相補性パターンが相互に入り組んで配置され
ているので、２列の配線パターンが空間的に接近して配
置されているので、特にＸ軸方向の位置の差による配線
幅や膜厚、従って抵抗値のばらつきが少なくできる。
ているので、２列の配線パターンが空間的に接近して配
置されているので、特にＸ軸方向の位置の差による配線
幅や膜厚、従って抵抗値のばらつきが少なくできる。
また、配線パターンの折れ曲りの少ない形状で同一の抵
抗値を実現できるので占有面積が少なくてすむ。
抗値を実現できるので占有面積が少なくてすむ。
第２図は本発明の第２の実施例の主要部を示すレイアウ
ト図である。
ト図である。
本実施例は第１の実施例において、基準抵抗パターンｌ
ａ、ｌｂとコンパレータとの接続用配線パターン２との
接続箇所を、第２図のように交互にしたものであり、基
準抵抗の抵抗値によってはこのような配線パターンが必
要である。このような配線パターンに対しても、同様に
、集積度の向上した精度の高いＡ−Ｄ変換器を実現する
ことが可能である。
ａ、ｌｂとコンパレータとの接続用配線パターン２との
接続箇所を、第２図のように交互にしたものであり、基
準抵抗の抵抗値によってはこのような配線パターンが必
要である。このような配線パターンに対しても、同様に
、集積度の向上した精度の高いＡ−Ｄ変換器を実現する
ことが可能である。
以上説明したように、本発明は基準抵抗として使用する
２列の配線パターン間の距離か等しく、かつ、接近する
ように配置し、異なる列の隣合う配線パターン相互を入
り組ませたことにより、異なる２列の配線パターンのＸ
軸上の位置を等しくすることができ、このことにより、
Ｘ軸方向の位置の差により製造時に配線幅や膜厚のばら
つきを生じた場合も、抵抗値の相対精度がずれず、高い
相対精度を持った基準抵抗を得ることができろ。
２列の配線パターン間の距離か等しく、かつ、接近する
ように配置し、異なる列の隣合う配線パターン相互を入
り組ませたことにより、異なる２列の配線パターンのＸ
軸上の位置を等しくすることができ、このことにより、
Ｘ軸方向の位置の差により製造時に配線幅や膜厚のばら
つきを生じた場合も、抵抗値の相対精度がずれず、高い
相対精度を持った基準抵抗を得ることができろ。
Ｘ方向のチップ上の位置の差による配線幅や膜厚による
抵抗値のばらつきと、Ｘ方向のチップ上の位置の差によ
る抵抗値のばらつきを比べると、基準電圧のずれは、Ｘ
方向に基準抵抗用の配線パターンを何個並べるかにもよ
るが、Ｘ方向に並べる数が多い程、同じ傾向の電圧のず
れが積算されていくため、Ｘ方向の位置の違いによる基
準電圧値のずれの占める割合が大きくなる。上記配線パ
ターンを用いれば、このＸ方向を原因とするずれについ
て解消でき、実際の基準電圧値を、設計値に近づけるの
に効果的である。また配線パターン相互を入り組ませた
形状では従来の形状よりも配線パターンの折れ曲り箇所
の少ない形状となり、そのため同一の抵抗の長さで抵抗
値が高くなる。したがって配線パターンの占有面積が少
なくてすむ。
抵抗値のばらつきと、Ｘ方向のチップ上の位置の差によ
る抵抗値のばらつきを比べると、基準電圧のずれは、Ｘ
方向に基準抵抗用の配線パターンを何個並べるかにもよ
るが、Ｘ方向に並べる数が多い程、同じ傾向の電圧のず
れが積算されていくため、Ｘ方向の位置の違いによる基
準電圧値のずれの占める割合が大きくなる。上記配線パ
ターンを用いれば、このＸ方向を原因とするずれについ
て解消でき、実際の基準電圧値を、設計値に近づけるの
に効果的である。また配線パターン相互を入り組ませた
形状では従来の形状よりも配線パターンの折れ曲り箇所
の少ない形状となり、そのため同一の抵抗の長さで抵抗
値が高くなる。したがって配線パターンの占有面積が少
なくてすむ。
このように、より集積度及び精度の高い並列比較形Ａ−
Ｄ変換器を実現することができる。
Ｄ変換器を実現することができる。
第１図は本発明の第１の実施例の主要部を示すレイアウ
ト図、第２図は本発明の第２の実施例の主要部を示すレ
イアウト図、第３図は従来例の主要部を示すレイアウト
図である。 ｌａ、ｌｂ・・・基準抵抗パターン、２・・・接続用配
線。
ト図、第２図は本発明の第２の実施例の主要部を示すレ
イアウト図、第３図は従来例の主要部を示すレイアウト
図である。 ｌａ、ｌｂ・・・基準抵抗パターン、２・・・接続用配
線。
Claims (1)
- 複数の比較器及び前記各比較器に基準電位としてフルス
ケール電圧を分圧して与える基準抵抗パターンの組を複
数列に分けて並べて半導体基板に集積してなる並列比較
形Ａ−Ｄ変換回路において、互いに隣接する組の前記基
準抵抗パターンの少なくとも主要部は、同一の空間的周
期を有すると共に、互いにその相補性パターンを１／２
周期ずらして相互に入り組んで配置されていることを特
徴とする並列比較形Ａ−Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146592A JPH0810831B2 (ja) | 1987-06-11 | 1987-06-11 | 並列比較型ａ―ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146592A JPH0810831B2 (ja) | 1987-06-11 | 1987-06-11 | 並列比較型ａ―ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310219A true JPS63310219A (ja) | 1988-12-19 |
| JPH0810831B2 JPH0810831B2 (ja) | 1996-01-31 |
Family
ID=15411203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146592A Expired - Lifetime JPH0810831B2 (ja) | 1987-06-11 | 1987-06-11 | 並列比較型ａ―ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810831B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220491A (ja) * | 2013-04-09 | 2014-11-20 | 富士電機株式会社 | 薄膜抵抗体群およびそれを内蔵した多層配線基板 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITMI20120053A1 (it) | 2012-01-19 | 2013-07-20 | Danieli Off Mecc | Pressa di estrusione diretta per prodotti metallici |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198922A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | 半導体集積回路によるｄ／ａ変換回路 |
-
1987
- 1987-06-11 JP JP62146592A patent/JPH0810831B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198922A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | 半導体集積回路によるｄ／ａ変換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220491A (ja) * | 2013-04-09 | 2014-11-20 | 富士電機株式会社 | 薄膜抵抗体群およびそれを内蔵した多層配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810831B2 (ja) | 1996-01-31 |
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