JP2663551B2 - 全並列型ａｄ変換器集積回路 - Google Patents
全並列型ａｄ変換器集積回路Info
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- JP2663551B2 JP2663551B2 JP24140188A JP24140188A JP2663551B2 JP 2663551 B2 JP2663551 B2 JP 2663551B2 JP 24140188 A JP24140188 A JP 24140188A JP 24140188 A JP24140188 A JP 24140188A JP 2663551 B2 JP2663551 B2 JP 2663551B2
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ信号を高速にディジタル信号に変換
する全並列型AD変換器集積回路に関し、特にその構成要
素である基準抵抗の形状を改良した全並列型AD変換器集
積回路に関する。
する全並列型AD変換器集積回路に関し、特にその構成要
素である基準抵抗の形状を改良した全並列型AD変換器集
積回路に関する。
〔従来の技術〕 従来、入力アナログ信号を高速にディジタル信号に変
換するAD変換器を形成するモノリシック集積回路として
は、高速に変換を行なわせるために全並列型AD変換方式
が使用されている。この全並列型AD変換方式では、所定
の分解能ｎビットに対し2n−１個のラッチ付コンパレー
タを用意し、入力アナログ信号をこの多数のコンパレー
タの入力の一方に並列に接続して加え、各コンパレータ
の他方の差動入力にはそれぞれ異なる電圧を基準電圧と
して加えている。この基準電圧として等しい分圧電圧を
モノリシック集積回路内部で発生させるため、チップ領
域に基準抵抗を置いて使用している。特に、高精度なAD
変換器を実現するためには、それぞれの基準電圧の差が
ほとんど等しいことが要求されている。
換するAD変換器を形成するモノリシック集積回路として
は、高速に変換を行なわせるために全並列型AD変換方式
が使用されている。この全並列型AD変換方式では、所定
の分解能ｎビットに対し2n−１個のラッチ付コンパレー
タを用意し、入力アナログ信号をこの多数のコンパレー
タの入力の一方に並列に接続して加え、各コンパレータ
の他方の差動入力にはそれぞれ異なる電圧を基準電圧と
して加えている。この基準電圧として等しい分圧電圧を
モノリシック集積回路内部で発生させるため、チップ領
域に基準抵抗を置いて使用している。特に、高精度なAD
変換器を実現するためには、それぞれの基準電圧の差が
ほとんど等しいことが要求されている。
第３図はかかる従来の一例を説明するためのICチップ
のレイアウト図である。
のレイアウト図である。
第３図に示すように、集積回路チップ１は上述した基
準抵抗２′とラッチ付コンパレータ３およびロジック部
４を有し、その外周の一部に沿って外部接続を行うため
の出力バッファ５〜７が配置されている。
準抵抗２′とラッチ付コンパレータ３およびロジック部
４を有し、その外周の一部に沿って外部接続を行うため
の出力バッファ５〜７が配置されている。
また、高分解能を有する上述したAD変換器は入力アナ
ログ信号の細かなレベル差を検出するために多数のコン
パレータを使用し、且つ細かなステップで基準電圧を用
意するために、比抵抗が低い金属薄膜抵抗を多数直列に
接続して基準抵抗としている。
ログ信号の細かなレベル差を検出するために多数のコン
パレータを使用し、且つ細かなステップで基準電圧を用
意するために、比抵抗が低い金属薄膜抵抗を多数直列に
接続して基準抵抗としている。
第４図は第３図に示したかかる基準抵抗パターンの拡
大図である。
大図である。
上宛した金属配線の抵抗が低いので必要な抵抗値を得
るためには、第４図に示すように、基準抵抗２′の抵抗
パターンを折り曲げ且つ同一のパターンを連続して繰返
して使用することが広く行なわれている。また、かかる
基準抵抗２′のパターンは各折り曲り部分の位置を縦に
そろえた形状の基準抵抗とし、第３図に示したように、
チップ１の一辺の近く上下いっぱいに配置して使用され
ている。尚、折り曲り部分の一部からは、ラッチ付コン
パレータ３への基準電圧出力線10〜17が引き出される。
るためには、第４図に示すように、基準抵抗２′の抵抗
パターンを折り曲げ且つ同一のパターンを連続して繰返
して使用することが広く行なわれている。また、かかる
基準抵抗２′のパターンは各折り曲り部分の位置を縦に
そろえた形状の基準抵抗とし、第３図に示したように、
チップ１の一辺の近く上下いっぱいに配置して使用され
ている。尚、折り曲り部分の一部からは、ラッチ付コン
パレータ３への基準電圧出力線10〜17が引き出される。
上述した全並列型AD変換器集積回路は、第４図に示す
ように形状の基準抵抗を使用いていたため、チップの領
域において基準抵抗値にばらつきがあり、そのために高
精度の全並列型AD変換器集積回路全体としての歩留りが
低下するという欠点がある。
ように形状の基準抵抗を使用いていたため、チップの領
域において基準抵抗値にばらつきがあり、そのために高
精度の全並列型AD変換器集積回路全体としての歩留りが
低下するという欠点がある。
この対策として、基準抵抗列の数個所にトリム抵抗で
調整した固定電圧を加えることによって直線性を改善す
る手法を講じたものである。しかしながら、かかる手法
を施すためには、モノリシック集積回路上での抵抗のト
リミングと言う特殊な設備を長時間使用するので、製造
工程上の欠点がある。
調整した固定電圧を加えることによって直線性を改善す
る手法を講じたものである。しかしながら、かかる手法
を施すためには、モノリシック集積回路上での抵抗のト
リミングと言う特殊な設備を長時間使用するので、製造
工程上の欠点がある。
本発明の目的は、チップの領域による基準抵抗の値の
偏差を十分に小さくし、歩留りの良い全並列型AD変換器
集積回路を提供することにある。
偏差を十分に小さくし、歩留りの良い全並列型AD変換器
集積回路を提供することにある。
本発明の全並列型AD変換器集積回路は、チップ上に基
準抵抗、ラッチコンパレータ，ロジック部および出力バ
ッファを有する全並列型AD変換器集積回路において、前
記基準抵抗がジグザグ形状の同一パターンを有し、且つ
その折り返し端の接線がほぼくの字形に変化しその中央
部でミラー反転をかけた形状を有して構成される。
準抵抗、ラッチコンパレータ，ロジック部および出力バ
ッファを有する全並列型AD変換器集積回路において、前
記基準抵抗がジグザグ形状の同一パターンを有し、且つ
その折り返し端の接線がほぼくの字形に変化しその中央
部でミラー反転をかけた形状を有して構成される。
一つのチップ内であってもチップ内の位置によって基
準抵抗の値がわずかに異なる。これは主としてチップを
パッケージに組み立た時に、チップとパッケージとの熱
膨張係数の差によりチップに変形が生ずるためであり、
この変形量はチップの中心部より端に向って大きくな
る。例えば、アルミナパッケージにシリコンチップを高
温でマウントし常温に戻した時等にこの変形量は大きく
なる。従って、基準抵抗を単純な一列に並べる場合には
その変形量の差によりチップ上の金属薄膜抵抗の形状の
変化に差が生じ、基準電圧の差が一様でなくなる。
準抵抗の値がわずかに異なる。これは主としてチップを
パッケージに組み立た時に、チップとパッケージとの熱
膨張係数の差によりチップに変形が生ずるためであり、
この変形量はチップの中心部より端に向って大きくな
る。例えば、アルミナパッケージにシリコンチップを高
温でマウントし常温に戻した時等にこの変形量は大きく
なる。従って、基準抵抗を単純な一列に並べる場合には
その変形量の差によりチップ上の金属薄膜抵抗の形状の
変化に差が生じ、基準電圧の差が一様でなくなる。
これを救済するため、本発明ではチップの中央部とチ
ップの上下端部でチップの横のスクライブ線との距離を
変えている。これにより、チップ面内での変形量のほぼ
等しい領域に全基準抵抗を置くことになり、基準抵抗の
値の偏差は小さくなる。従って、製品試験の段階で不良
率が低くなり製造歩留りを向上させることになる。
ップの上下端部でチップの横のスクライブ線との距離を
変えている。これにより、チップ面内での変形量のほぼ
等しい領域に全基準抵抗を置くことになり、基準抵抗の
値の偏差は小さくなる。従って、製品試験の段階で不良
率が低くなり製造歩留りを向上させることになる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を説明するためのICチップ
全体のレイアウト図である。
全体のレイアウト図である。
第１図に示すように、集積回路チップ１は全体的にみ
たときにくの字形をした基準抵抗２と、ラッチ付コンパ
レータ列３およびロジック部４を有し、その外周の一部
に沿って外部接続を行うための出力バッファ５〜７が配
置されている。この実施例におけるラッチ付コンパレー
タ列３およびロジック部４並びに出力バッファ５〜７は
従来例と同様のものが使用されるが、特に異っているの
はくの字形基準抵抗２の形状であり、この詳細について
は第２図を参照して説明する。
たときにくの字形をした基準抵抗２と、ラッチ付コンパ
レータ列３およびロジック部４を有し、その外周の一部
に沿って外部接続を行うための出力バッファ５〜７が配
置されている。この実施例におけるラッチ付コンパレー
タ列３およびロジック部４並びに出力バッファ５〜７は
従来例と同様のものが使用されるが、特に異っているの
はくの字形基準抵抗２の形状であり、この詳細について
は第２図を参照して説明する。
第２図は第１図に示す基準抵抗パターンの拡大図であ
る。
る。
第２図に示すように、かかる基準抵抗パターン２はラ
ッチ付コンパレータ３への基準電圧出力線10〜17のうち
基準電圧出力線12を横軸として上下ミラー対称となって
いる。すなわち、ラッチ付コンパレータ列３の基準電圧
出力線13より14は右方向へずれており、同様に14より15
は同一サイズだけ更に右方向へずれている。このずれの
量をいつも同一としておかないと、基準電圧の差を等し
くする条件を満たすことができないことになる。このず
れの量を一定とし上下ミラー反転とすることにより、基
準抵抗２をくの字形にする。
ッチ付コンパレータ３への基準電圧出力線10〜17のうち
基準電圧出力線12を横軸として上下ミラー対称となって
いる。すなわち、ラッチ付コンパレータ列３の基準電圧
出力線13より14は右方向へずれており、同様に14より15
は同一サイズだけ更に右方向へずれている。このずれの
量をいつも同一としておかないと、基準電圧の差を等し
くする条件を満たすことができないことになる。このず
れの量を一定とし上下ミラー反転とすることにより、基
準抵抗２をくの字形にする。
従って、ｎビットの全並列型AD変換器では、基準抵抗
に2n−１の出力端子を有しており、2n−１個のラッチ付
コンパレータに接続される基準抵抗２はチップ内の等変
位量曲線上にほぼのっているので、チップを組立てた時
のストレスによる抵抗値変動の誤差は生じにくい。
に2n−１の出力端子を有しており、2n−１個のラッチ付
コンパレータに接続される基準抵抗２はチップ内の等変
位量曲線上にほぼのっているので、チップを組立てた時
のストレスによる抵抗値変動の誤差は生じにくい。
以上説明したように、本発明の全並列型AD変換器集積
回路はチップ内でくの字形に基準抵抗を配置することに
より、チップ組立時のストレスによる抵抗値変動をほぼ
同程度に受けるので、場所による基準抵抗の値の偏差を
小さくすることができ、したがって製品試験の段階での
不良率を低くするとともに製造の歩留りを向上させるこ
とができるという効果がある。
回路はチップ内でくの字形に基準抵抗を配置することに
より、チップ組立時のストレスによる抵抗値変動をほぼ
同程度に受けるので、場所による基準抵抗の値の偏差を
小さくすることができ、したがって製品試験の段階での
不良率を低くするとともに製造の歩留りを向上させるこ
とができるという効果がある。
また、本発明の全並列型AD変換器集積回路は従来の集
積回路に比較してチップの横方向を長くしている。
積回路に比較してチップの横方向を長くしている。
すなわち、多ビットのAD変換器では縦づみの基準抵抗
が上下方向に長くなってしまうので、これを途中で折り
返し上下に数列の基準抵抗列を置きその間に横方向に接
続用の抵抗を置く構造もとられるが、その場合には接続
用の抵抗と同一パターンの繰返しの抵抗との抵抗値が不
揃いになってしまう欠点があり、高精度の基準抵抗実現
のためには一直線に並べる必要がある。
が上下方向に長くなってしまうので、これを途中で折り
返し上下に数列の基準抵抗列を置きその間に横方向に接
続用の抵抗を置く構造もとられるが、その場合には接続
用の抵抗と同一パターンの繰返しの抵抗との抵抗値が不
揃いになってしまう欠点があり、高精度の基準抵抗実現
のためには一直線に並べる必要がある。
この様に、直線の多ビット用AD変換器の基準抵抗は上
下方向に長くなり、一般に使用されるパッケージを使用
した場合にはチップの横の方向のボンディングパットと
パッケージ間のボンディングワイヤーとが長くなりすぎ
る欠点がある。
下方向に長くなり、一般に使用されるパッケージを使用
した場合にはチップの横の方向のボンディングパットと
パッケージ間のボンディングワイヤーとが長くなりすぎ
る欠点がある。
従って、本発明の全並列型AD変換器集積回路はチップ
の横方向を長くするので、一般のパッケージでの組立性
を合わせて改善することができるという効果がある。
の横方向を長くするので、一般のパッケージでの組立性
を合わせて改善することができるという効果がある。
更に、本発明によれば集積回路の左側の上部および下
部端部のスペースを集積回路の製造に必要な目合せマー
ク，プロセスモニター等を実装させることもできるとい
う効果もある。
部端部のスペースを集積回路の製造に必要な目合せマー
ク，プロセスモニター等を実装させることもできるとい
う効果もある。
第１図は本発明の一実施例を説明するためのICチップの
レイアウト図、第２図は第１図に示す基準抵抗パターン
の拡大図、第３図は従来の一例を説明するためのICチッ
プのレイアウト図、第４図は第３図に示す基準抵抗パタ
ーンの拡大図である。 １……集積回路チップ、２……基準抵抗、３……ラッチ
付コンパレータ列、４……ロジック部、５〜７……出力
バッファー、10〜17……ラッチ付コンパレータへの基準
抵抗からの基準電圧出力線。
レイアウト図、第２図は第１図に示す基準抵抗パターン
の拡大図、第３図は従来の一例を説明するためのICチッ
プのレイアウト図、第４図は第３図に示す基準抵抗パタ
ーンの拡大図である。 １……集積回路チップ、２……基準抵抗、３……ラッチ
付コンパレータ列、４……ロジック部、５〜７……出力
バッファー、10〜17……ラッチ付コンパレータへの基準
抵抗からの基準電圧出力線。
Claims (1)
- 【請求項１】チップ上に基準抵抗，ラッチコンパレー
タ，ロジック部および出力バッファを有する全並列型AD
変換器集積回路において、前記基準抵抗がジグザグ形状
の同一のパターンを有し、且つその折り返し端の接線が
ほぼくの字形に変化しその中央部でミラー反転をかけた
形状を有することを特徴とする全並列型AD変換器集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24140188A JP2663551B2 (ja) | 1988-09-26 | 1988-09-26 | 全並列型ａｄ変換器集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24140188A JP2663551B2 (ja) | 1988-09-26 | 1988-09-26 | 全並列型ａｄ変換器集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287824A JPH0287824A (ja) | 1990-03-28 |
| JP2663551B2 true JP2663551B2 (ja) | 1997-10-15 |
Family
ID=17073733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24140188A Expired - Lifetime JP2663551B2 (ja) | 1988-09-26 | 1988-09-26 | 全並列型ａｄ変換器集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663551B2 (ja) |
-
1988
- 1988-09-26 JP JP24140188A patent/JP2663551B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0287824A (ja) | 1990-03-28 |
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