JPS63121964A

JPS63121964A - 複数プロセツサによる共有メモリのアクセス方法

Info

Publication number: JPS63121964A
Application number: JP26809986A
Authority: JP
Inventors: Shunji Morita; 森田　俊二
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-11-11
Filing date: 1986-11-11
Publication date: 1988-05-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は複数のプロセッサにて共有されている単一のメ
モリを複数のプロセッサにてアクセスするための方法に
関する。

〔従来技術〕

高速処理を目的として、たとえば２個のプロセッサを有
し、一方のプロセッサにてデータ処理を、他方のプロセ
ッサにて外部機器の制御を行う等の構成を採ったマイク
ロコンピュータが実用化されている。しかし、このよう
なマイクロコンピュータにおいても共通のメモリを両プ
ロセッサにてアクセスするような構成が一般的である。

第３図はこのような共有メモリを有する一般的なマイク
ロコンピュータの要部の構成を示すブロック図である。

この従来例では、両プロセッサＰＡ、　ＰＢにより共有
されるメモリ４のメモリ領域は両プロセッサＰＡ。

ＰＲのメモリ空間よりも小さく、たとえばより小さい方
のメモリ空間の２以下に構成されている。そして、両プ
ロセッサＰＡ、　ＰＢが発生するアドレスの内のメモリ
４の絶対アドレスと対応付けられている部分以外の部分
（たとえばメモリ４の容量が両プロセッサのメモリ空間
の２以下である場合は最上位の１ビツトが、Ａ以下であ
る場合は上位の２ビット）が上位アドレスとして両プロ
セッサＰＡ。

ＰＢに対応する上位アドレスデコーダＩＡ、　１Ｂに与
えられている。

この上位アドレスデコーダＩＡ、　ＩＢは、それぞれ両
プロセッサＰＡ、　ＰＢから発生されるアドレスの内の
上位アドレスをそれぞれのプロセッサＰＡ、　ＰＢを指
示する信号、具体的には“０”または１′にデコードし
て優先順位裁定手段２に与える。

優先順位裁定手段２は上述の上位アドレスデコーダＩＡ
、　１Ｂから与えられる信号に従って、両プロセッサＰ
Ａ、　ＰＢのいずれにアクセスの権利が有るかを、具体
的には先着順で裁定し、優先権を有するプロセッサＰＡ
またはＰＢ側のメモリ制御信号発生手段３Ａまたは３Ｂ
に信号を与えてこれをアクティブにする。

なお優先順位裁定手段２には両プロセッサＰＡ。

ＰＢのメモリ４に対するアクセスの優先順位が予め設定
可能であり、両プロセッサＰＡ、　ＰＢから同時にメモ
リ４にアクセスが行われた場合には優先順位裁定手段２
が設定されている優先順位に従ってプロセッサＰＡまた
はＰＢにアクセスの優先権を与える。

メモリ制御信号発生手段３Ａ、　３Ｂには両プロセッサ
ＰＡ、　ＰＢからのメモリ制御信号が与えられている。

そして、両メモリ制御信号発生手段３Ａ、　３Ｂは優先
順位裁定手段２からの信号によりアクティブにされてい
る場合にこのメモリ制御信号を共有メモリ制御信号とし
て出力する。

両メモリ制御信号発生手段３Ａ、　３Ｂから出力される
共有メモリ制御信号は、メモリ４に与えられてこれをア
クティブにすると共に、両プロセッサＰＡ。

ＰＢに対応するアドレスバッファ５Ａ、　５Ｆ＋及びデ
ータバッファ６Ａ、　６Ｂにも与えられてそれぞれをア
クティブにする。

アドレスバッファ５＾、　５１１及びデータバッファ６
Ａ。

６Ｂはゲート回路である。アドレスバッファ５Ａ、　５
ＢがアクティブになるとプロセッサＰＡ、　ＰＢから出
力されるアドレスの内の下位アドレス、即ちメモリ４の
実アドレスと対応している部分のアドレスがメモリ４に
与えられる。またデータバッファ６Ａ。

６ＢがアクティブになるとプロセッサＰ＾、　ＰＲとメ
モリ４との間のデータの送受が行われる。これにより、
プロセッサＰＡまたはＰＢから出力されたアドレスに対
応するメモリ４のアドレスがアクセスされてそのアドレ
スのデータが読出され、あるいはそのアドレスへデータ
が書込まれる。

このような両プロセッサＰＡ、　ＰＢにてメモリ４を共
有するマイクロコンピュータは以下のように動作する。

両プロセッサＰＡ、　ＰＢは個別且つ非同期にメモリ４
をアクセスするが、その際にそれぞれから出力されるア
ドレスの内の上位アドレスを上位アドレスデコーダＩＡ
、　ＩＢにてデコードすることにより、いずれのプロセ
ッサＰＡまたはＰＢからアクセスが行われているが検出
される。

優先順位裁定手段２にてプロセッサｐＡまたはＰＢのメ
モリ４に対するアクセスが検出された場合には、優先順
位裁定手段２は優先権を確定し、優先権が確定した側の
メモリ制御信号発生手段３Ａまたは３Ｂをアクティブに
する。

優先権を有する、換言すればアクティブになっているメ
モリ制御／、ｉ号発注手段３Ａまたは３Ｂはプロセッサ
ＰＡまたはＰＢからのメモリ制御信号を受は入れて共有
メモＩＪ　？Ｉｉｌ制御信号を発生すると共に、プロセ
ッサＰＡまたはＰＢ側のアドレスバッファ５Ａまたは５
Ｂ及びデータバッファ６Ａまたは６Ｂをアクティブにす
る。これにより、メモリ４がアクティブになると共に、
プロセッサｌ’ＡまたはＰＲから出力されたアドレスの
内の下位アドレスがメモリ４に与えられ、更にデータバ
ッファ６八または６Ｂもアクティフ゛になっていてデー
タのメモリ４への入力及びメモリ４からの出力が可能で
あるので、プロセッサＰＡまたはＰＢによるメモリ４に
対するデータの書込み、読出し、即ちアクセスが実行さ
れる。

なお、両プロセッサＰＡ、　ＰＲが同時にメモリ４をア
クセスした場合には、優先順位裁定手段２に予め設定さ
れている優先順位によりいずれかのプロセッサＰＡまた
はＰＢのみがメモリ４に対するアクセ・スを実行し、こ
れが終了した後に他方のプロセッサＰＢまたはＰＡがメ
モリ４に対するアクセスを実行するよう、上述同様に動
作する。

Ｃ発明が解決しようとする問題点〕ところで、上述の如き従来の複数プロセッサにて単一メ
モリを共有する構成では、両プロセッサのアドレスとメ
モリの実アドレスとを一対一で対応させ、両プロセッサ
の余分の上位部分のアドレスをアクセスの優先権の裁定
に使用している。このため、両プロセッサのアドレスの
内の少なくとも最上位の１ビツトはアクセスの優先権裁
定のために使用する必要があるので、両プロセッサのメ
モリ空間より小さな容量のメモリを使用する必要がある
。

また、たとえプロセッサのメモリ空間より大きな容量の
メモリを使用しても、実際には両プロセッサの内の小さ
い方のメモリ空間の％の容量しかメモリを使用すること
が出来ず、無駄が生じる。

更に、共有メモリを、そのメモリ領域を適当な大きさの
容量のセグメントに分割し、各セグメントに上位アドレ
スを割付けて使用するというようなことは勿論不可能で
あり、メモリ全体を連続アドレスで使用せざるを得ない
。

従って、従来のメモリを複数のプロセッサにより共有す
る構成では、メモリの使い勝手が悪く、非効率であった
。

本発明は以上のような事情に鑑みてなされたものであり
、プロセッサのメモリ空間より大きい容量のメモリをも
有効に使用可能であり、またメモリを適当な大きさに分
割したセグメント単位でアクセスすることをも可能とし
た複数プロセッサによる単一メモリのアクセス方法の提
供を目的とする。

〔問題点を解決するための手段〕

本願の第１の発明では、最大のメモリ空間を有するプロ
セッサのそのメモリ空間のアドレスのビット数と他のプ
ロセッサのメモリ空間のアドレスのビット数の差に等し
いビット数の拡張アドレスをそれぞれのプロセッサがメ
モリをアクセスする際に発生するようにしている。

また第２の発明では、メモリの記憶領域及び各プロセッ
サのメモリ空間をそれぞれ所定単位にてセグメントに分
割し、各プロセッサの上位アドレスをメモリのセグメン
トをｔ旨定する拡張アドレスに変換してメモリに与える
ようにしている。

〔作用〕

本願の第１の発明では、よりメモリ空間が小さいプロセ
ッサがメモリをアクセスする際に、そのメモリ空間を最
大のメモリ空間と一致させるための拡張アドレスが発生
される。

また第２の発明では、所定単位に分割されたメモリの各
セグメントを指定する拡張アドレスが発生され、これに
よりメモリの各セグメントそれぞれを１固別にアクセス
する。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係る複数プロセッサによる共有メモリ
のアクセス方法を実施するためのマイクロコンピュータ
の要部の構成を示すブロック図である。なお、第３図に
示した従来例と同一または対応する部分には同一の参照
符号を付しである。

本実施例では、第２のプロセッサＰＢは第１のプロセッ
サＰＡより大きなメモリ空間を有しており、更にメモリ
４の容量は第１のブロセッ＋ＰＡのメモリ空間より小さ
いとする。

第２図は両プロセッサＰ＾、　ＰＢのメモリ空間及びメ
モリ４の容量を示す模式図である。ここでＲ８は第２の
プロセッサＰＢのメモリ空間を示しており、１６ＭＢ　
（メガバイト）あるとする、また第１のプロセッサＰＡ
のメモリ空間Ｒ＾はＩＭＢとし、更にメモリ４のメモリ
領域ＲＭの容量は２５６ｋＢ　（キロバイト）あるとす
る。

この場合、メモリ４はそのメモリ領域ＲＭの容量が２５
６ｋＢであるから、そのアドレス（具体的には信号線の
数）は１８ビツト必要であり、第１のプロセッサＰＡの
メモリ空間はＩＭＢであるからそのアドレスは２０ビッ
トあり、一方第２のプロセッサＰＢはそのメモリ空間Ｒ
Ｂが１６ｋｌ’ｌであるから、そのアドレスは２４ビツ
トある。

そして本発明では、メモリ４０２５６ｋＢの領域間を複
数のセグメント、本実施例では６４ｋＢのセグメント４
つに分割して順にＮｏ　−Ｎ３の番号を付して第２のプ
ロセッサＰＢのメモリ空間ＲＢ内に配置する。

従ってメモリ４に対するアクセスは、各セグメントのア
ドレスをメモリ４のアドレス１８ビツトの内の下位１６
ビツトで、各セグメントを上位２ビツトにてそれぞれ指
示するこ七により実ｊテされる。

具体的には、第１のプロセッサＰＡからメモリ４をアク
セスする場合には、第１のプロセッサＰ＾の２０ビツト
のアドレスの内の下位１６ビツトにてメモリ４の各セグ
メント内のアドレスを指定し、上位アドレス４ビツトの
内の下位２ビツトにてセグメントＮ０−Ｎ３を指定し、
最上位の２ビツトは第１のプロセッサＰＡのＩＭＢのメ
モリ空間ＲＡを２５６ｋＢずつに４分した各領域を指定
することになる。また、第２のプロセッサＰＢからメモ
リ４をアクセスする場合には、第２のプロセンサＰＲの
２４ビツトのアドレスの内の下位１６ビツトにてメモリ
４の各セグメント内のアドレスを指定し、上位アドレス
８ビツトの内の最下位２ビツトにてセグメントＮｏ−Ｎ
３を指定し、他の６ビツトは第２のプロセッサＰＲの１
６肝のメモリ空間ＲＡを２５６ｋＢずつに６４分した各
領域を指定することになる。

換言すれば第１のプロセッサＰＡにてメモリ４をアクセ
スするに際しては、第２のプロセッサＰＢの上位アドレ
ス数８ビツトを拡張アドレスとして補う必要がある。こ
の第１のプロセッサＰＡに必要な８ビツトの拡張アドレ
スは拡張アドレス発生器群１８にて発生されるが、詳細
は後述する。

第１図において、２は優先順位裁定手段であり、両プロ
セッサＰＡ、　ＰＲからのアクセス要求信号が与えられ
ている。この優先順位裁定手段２は両プロセッサＰＡ、
　ＰＢのいずれかからアクセス要求信号が与えられると
、たとえば先着順にてプロセッサＰＡまたはＰＲのいず
れかのメモリ４に対するアクセスの優先権を確定し、優
先権を有するプロセッサＰＡまたはＰＢ側のメモリ制御
信号発生手段３Ａまたは３Ｂをアクティブにする。なお
、両プロセッサＰＡ、　ｐＨからのアクセス要求が同時
に行われた場合には、予め設定されている優先順位にて
いずれかのプロセッサＰＡ、　ＰＢの優先権を確定する
。

メモリ制御信号発生手段３Ａ、　３Ｂには両プロセッサ
ＰＡ、　ＰＲからのメモリ制御信号、具体的にはデータ
の書込みを行うのか、あるいは読出しを行うのか等を表
す信号が与えられている他、後述するアドレスデコーダ
１１の出力である第１のプロセッサＰＡの拡張アドレス
または第２のプロセッサＰＢの上位アドレスをデコード
した後のデータ（具体的にはメモリ４の４つのセグメン
トＮＯ〜Ｎ３を指定するデータの信号）が与えられてい
る。そしてメモリ制御信号発生手段３Ａ、　３Ｂは、ア
クティブである場合にこのメモリ制御信号を共有メモリ
制御信号としてメモリ４に出力すると共に、それぞれの
側のアドレスバッファＳＡ、　５［１及びデータハ゛フ
ファ６八。

６Ｂをアクティブにする。

両メモリ制御信号発生手段３Ａ、　３Ｂから出力される
共有メモリ制御信号はメモリ４に与えられるが、この際
、アドレスデコーダ１１から与えられたデータに従って
メモリ４の４つのセグメントＮＯ〜Ｎ３のいずれかをア
クティブにする。

アドレスバッファ５Ａ、　５［１及びデータバッファ６
＾。

６Ｂはゲート回路である。アドレスバッファ５＾、　５
Ｂがアクティブになると両プロセッサＦＡ、　ＰＢから
出力されるアドレスの内の下位アドレス、即ちメモリ４
の４つのセグメントＮＯ−Ｎ３それぞれの実アドレスに
対応する１６ビツトのアドレスがメモリ４に与えられ、
データバッファ６Ａ、　６Ｂがアクティブになるとプロ
セッサＰＡ、　Ｐ［ｌとメモリ４との間のデータの送受
が行われる。

以上の優先順位裁定手段２以降の構成は前述の第３図に
示した従来例と同様である。

次により大きいメモリ空間を有する第２のプロセッサＰ
Ｂがメモリ４をアクセスするための構成及びより小さい
メモリ空間を有するプロセッサ、即ち第１のプロセッサ
ＰＡがメモリ４をアクセスする際に拡張アドレスを発生
するための構成について説明する。

図中１７は第２のプロセッサＰＲ用の上位アドレスバッ
ファであり、メモリ４の各セグメント検出器ト１３の実
アドレス１６ビツトに対応しない第２のプロセッサＰＢ
の上位アドレス８ビツトが与えられている。

この上位アドレスバッファ１７は、優先順位裁定手段２
が第２のプロセッサＰＲのアクセスの優先権を確定した
場合にアクティブにされて、プロセッサＰＢの上位アド
レス８ビツトをアドレスデコーダＩＴに出力する。

１８は第１のプロセッサＰＡ用の拡張アドレス発生器群
であり、メモリ４のセグメンｌ−Ｎ０〜Ｎ３に対応して
本実施例では１８０〜１８３の４系統が備えられている
。各拡張アドレス発生器１８０〜１８３はこの例では８
ビツト出力のラッチ回路であり、それぞれの入力端子Ｔ
に拡張アドレスとしての８ビットのプリセット値ＰＯ〜
Ｐ３が与えられており、それぞれの入力端子りに第１の
プロセッサＰＡから所定のデータ信号が与えられること
により出力端子Ｑから８ビツトのプリセット値ＰＯ−Ｐ
３が拡張アドレス出力ゲート１９へ出力される。

さて、第１のプロセッサＰＡがメモリ４をアクセスする
際には、第２のプロセッサＰＲのアドレスのビット数と
同数のビット数のアドレスを出力する必要があるが、こ
の不足分のアドレスを拡張アドレスとしてたとえばヘキ
サコード８０．８１．８２．８３を各拡張アドレス発生
器１８０〜１８３のプリセット値ＰＯ〜Ｐ３として設定
する。ｒＩ］ち、ヘキサコード８０゜８１．８２．８３
は二進コードでは８ビツト、具体的には二進数で１００
０００００．１００００００１．１０００００１０．１
０００００１１になるので、これをメモリ空間がより小
さい第２のプロセッサＰＢのメモリ４へのアクセスの際
に発生すべき拡張アドレスとしてそれぞれ拡張アドレス
発生器１８０〜１０３にプリセット値ＰＯ〜Ｐ３として
予め設定しておく。

ちなみに、上述の各８ビツトのブリセント値ＰＯ〜Ｐ３
は、それぞれの最下位２ビツトがメモリ４の各セグメン
トＮ０−Ｎ３を、その上の２ビツトが第１のプロセッサ
Ｐ＾のＩＭＢのメモリ空間ＲＡを６４ｋＲずつに４分し
た領域を、上位４ビツトが第２のプロセッサＰＲの１６
ＭＢのメモリ空間ＲＢをＩＭＢずつに１６分した領域を
それぞれ指定することになる。

従って、各拡張アドレス出力ゲート１９０〜１９３・に
それぞれ設定されるプリセット値ＰＯ−Ｐ３を上述のへ
キサコード８０，８１，８２．８３の順ではなく、別の
順序とすれば、第１のプロセッサＰＡが出力するアドレ
スとは異なる順にメモリ４のセグメントＮＯ〜Ｎ３をア
クセスすることも可能であ、る。

拡張アドレス出力ゲート１９は上述の各拡張アドレス発
生器１８０〜１８３それぞれと接続された１９０〜１９
３の４系統あり、それぞれ拡張アドレス発生器１８０〜
１８３の出力をアドレスデコーダ１１に出力するが、セ
グメント検出器２０から与えられるセグメントを旨定信
号Ｓｏ　−３３により開閉制御される。

セグメント検出器２０には、第１のプロセッサＰＡがメ
モリ４をアクセスする際の上位アドレス４ビツトが入力
されている。そして、優先順位裁定手段２が第１のプロ
センサＰＡにアクセスの優先権があると裁定した場合に
セグメント検出器２ｏはアクティブにされて、第１のプ
ロセッサＰＡから出力されたアドレスの内のセグメント
検出器２０に与えろれている上位アドレス４ビツト、よ
り具体的にはその内の下位２ビツトに基づいて第１のプ
ロセッサＰ＾がメモリ４のどのセグメントをアクセスし
ているかを専★出する。そして、アクセスされているセ
グメントＮＯ〜Ｎ３に対応するいずれかのセグメント指
定信号ＳＯ〜Ｓ３を拡張アドレス出力ゲート１９０〜１
９３に出力する。これにより、いずれかのセグメント指
定信号ＳＯ〜Ｓ３が与えられた拡張アドレス出力ゲート
１９０〜１９３がアクティブになり、それに接続されて
いる拡張アドレス発生器１８０〜１８３の出力、即ちい
ずれかのセグメントＮ０−Ｎ３を指定する８ビツトの拡
張アドレスがアドレスデコーダ１１に出力される。

アドレスデコーダ１１は、上位アドレスバッファ１７か
ら与えられる第２のプロセッサＰＢの８ビツトの上位ア
ドレス及び拡張アドレス出力ゲート群１９から与えられ
る第１のプロセッサＰＡの８ビツトの拡張アドレスをデ
コードしてメモリ制御信号発生手段３Ａ及び３Ｂに与え
る。このアドレスデコーダ１１によるデコードは、共に
８ビツトである上位アドレスバッファ１７から与えられ
る第２のプロセッサＰＢの上位アドレス及び拡張アドレ
ス出力ゲート群１９から与えられる第１のプロセッサＰ
Ａの拡張アドレスが、メモリ４のいずれのセグメントＮ
Ｏ〜Ｎ３をアクセスするためかを表す信号に変換するも
のである。

従って、第２のプロセッサＰＢによりメモリ４がアクセ
スされる際には、第２のプロセッサＰＢが出力するアド
レス２４ビツトの内のメモリ４の各セグメントＮＯ−Ｎ
３それぞれの実アドレスに対応する１６ビツトがアドレ
スバッファ５Ｂを介してメモリ４に与えられ、また上位
８ビツトがアドレスデコーダ１１にてメモリ４のセグメ
ントＮＯ−Ｎ３のいずれかを指定する信号にデコードさ
れてメモリ制御信号発生手段３Ｂを介してメモリ４に与
えられる。

一方、第１のプロセッサＰＡによりメモリ４がアクセス
される際には、第１のプロセッサＰＡが出力するアドレ
ス２０ビツトの内のメモリ４の各セグメントＮＯ〜Ｎ３
それぞれの実アドレスに対応する１６ビツトがアドレス
バッファ５八を介してメモリ４に与えられ、また上位４
ビツトがアドレスデコーダ１１にてメモリ４のセグメン
トＮＯ〜Ｎ３のいずれかを指定する信号にデコードされ
てメモリ制御信号発生手段３Ａを介してメモリ４に与え
られる。

なおこのアドレスデコーダ１１のデコードは、スイッチ
等にてその入力信号に対応する出力信号を適宜に変更設
定することにより、第２のプロセッサＰＲの１６ＭＦｌ
のメモリ空間１？［＋のどの位置にメモリ４の２５６ｋ
Ｂのメモリ領域ＲＭを位置させるかを変更設定すること
も可能である。

このような構成のマイクロコンピュータの動作は以下の
如くである。

各拡張アドレス発生器１８０〜１８３にはそれぞれたと
えばヘキサコード８０，８１，８２，８３　、即ち二進
数で８ビツトの拡張アドレスをプリセント値ＰＯ〜Ｐ３
として設定しておく。また、セグメント検出器２０は、
第１のプロセッサＰＡが出力するアドレスの内の上位４
ビツト（実際にはその下位２ビツト）に従って第１のプ
ロセッサＰＡがメモリ４のいずれのセグメントＮＯ〜Ｎ
３をアクセスしようとしているかを検出し、その結果に
従ってセグメント指定信号ＳＯ〜Ｓ３のいずれかを出力
して対応する拡張アドレス出力ゲート１９０〜１９３を
アクティブにする。

以上により、たとえば第１のプロセッサＰＡがメモリ４
の第１のセグメントＮＯをアクセスするためのアドレス
を出力したとすると、セグメント検出３２０は第１のセ
グメントＮＯがアクセスされることを検出して第１の拡
張アドレス出力ゲート１９０をアクティブにするセグメ
ント指定信号ＳＯを出力する。これに゛より、第１の拡
張アドレス発生器１８０にセットされているプリセット
値ＰＯとしての拡張アドレス８０（ヘキサコード）に対
応する８ビツトの二進コードが出力され、第１の拡張ア
ドレス出力ゲート１９０を介してアドレスデコーダ１１
に与えられる。

同様に、たとえば第１のプロセッサＰＡがメモリ４の第
２のセグメントＮ１をアクセスする場合には、第１のプ
ロセッサＰＡから出力されたアドレスの上位アドレス４
ビツトに従ってセグメント検出器２０から第２の拡張ア
ドレス出力ゲート１９１をアクテイブにするセグメント
指定信号Ｓ１が出力される。

これにより第２の拡張アドレス発生器１８１からプリセ
ット値Ｐ１としてのへキサコード８１の二進コードがア
ドレスデコーダ１１に出力される。

そしてアドレスデコーダ１１は、いずれかの拡張アドレ
ス出力ゲート１９０〜１９１から与えられた８ビツトの
拡張アドレスを予め設定されている変換方法に従ってデ
コードしてメモリ４の対応するセグメン）ＮＯ〜Ｎ３の
いずれかをｔｒｔ定する信号をメモリ制御信号発生手段
３Ａに与える。

これによりメモリ制御信号発生手段３八からはメモリ４
に対応するセグメントＮＯ〜Ｎ３のいずれかをアクセス
可能にするように共有メモリ制御信号が与えられるので
、第１のプロセッサＰＡがアクセスしようとしているメ
モリ４のセグメントＮＯ〜Ｎ３がアクセスされることに
なる。

従って、各拡張アドレス発生器１８０〜１８３に設定さ
れているプリセット値ＰＯ−Ｐ３の順序を入れ換えれば
、第１のプロセッサＰＡ側からメモリ４を見た場合、４
ｆｌｌのセグメントＮ０−Ｎ３の配列順序を自由に変更
することが可能である・一方、第２のプロセッサＰＲにてメモリ４をアクセスす
る場合には、その上位アドレス８ビツトがアドレスデコ
ーダ１１に与えられてこれが上述の第１のプロセッサＰ
Ａの拡張アドレスと同様にデコードされるので、第２の
プロセッサＰＢがアクセスしようとしているメモリ４の
セグメントＮｏ〜Ｎ３がアクセスされることになる。

従って、両プロセッサＰＡ、　ＰＢからメモリ４を見た
場合、それぞれのプロセッサＰＡ、　ＰＩ３のメモリ空
間ＲＡ、　ＰＲ内に６４ｋＢのメモリセグメントＮＯ〜
Ｎ３が連続して配列されていることになる。また、アド
レスデコーダ１１のデコードを適宜に変更すれば、両プ
ロセッサ陥、　ＰＢのメモリ空間ＲＡ、　Ｒｒｌ内にお
けるメモリ４のメモリ領域ＲＭの位置を移動させること
も勿論可能である。

なお、以上のようにして第１のプロセッサＰＡの拡張ア
ドレスまたは第２のプロセッサＰ８の上位アドレスがア
ドレスデコーダ１１にてデコードされてメモリ制御信号
発生手段３Ａ、　３Ｂに与えられるが、以降のメモリ４
に対する実際のアクセスの動作は前述の第３図に示した
従来例と同様であり、以下の如くである。

両プロセッサＰＡ、　ＰＢは個別且つ非同期にメモリ４
をアクセスするが、メモリ４に対するアクセスの有無は
、両プロセッサＰＡ、　ＰＢから出力されるアクセス要
求信号により優先順位裁定手段２が裁定し、優先権が認
められた側のメモリ制御信号発生手段３Ａまたは３Ｂが
アクティブになり、これによりメモリ４．アドレスバッ
ファ５Ａまたは５Ｂ及びデータバッファ６Ａまたは６Ｂ
がアクティブになるので、プロセッサＰＡまたはＰＢか
ら出力されたアドレスの下位１６ビツトがアドレスバッ
ファ５八または５Ｂを介してメモリ４に与えられる。メ
モリ４にはメモリ制御信号発生手段３Ａまたは３Ｂから
既にアクセスされるべきセグメン）ＮＯ〜Ｎ３のいずれ
かを指定する信号があたえれられているので、実アドレ
スに対するアクセスが可能である。

更にこの時点では、データバッファ６Ａまたは６Ｂもア
クティブになっていてデータのメモリ４への入力及びメ
モリ４からの出力が可能であるので、プロセッサＰＡま
たはＰＢによるメモリ４に対するデータの書込み、ある
いは読出しが実行される。

従って、両プロセッサＰＡ、　ＰＲが同時にメモリ４を
アクセスした場合には、優先順位裁定手段２による裁定
により、メモリ４のアクセスに関して優先権が設定され
ているいずれかのプロセッサＰＡまたはＰＢがメモリ４
に対するアクセスを実行し、これが終了した後に他方の
プロセッサＰＢまたはＰＡがメモリ４に対するアクセス
を実行するよう、上述如同様に動作する。

なお、メモリ４の容量がプロセッサＰＡとＰＢのメモリ
空間の中間である場合、たとえばメモリ４の容量が第１
のプロセッサＰＡのメモリ空間の４倍、第２のプロセッ
サＰＲのメモリ空間がメモリ４の４倍であるとすると、
第１のプロセッサＰＡがメモリ４をアクセスするには２
ビツトの拡張アドレスが必要になる。この場合にはこの
２ビツトをも含めたアドレス、即ちメモリ４のアドレス
のビット数と等しいアドレスをメモリ４に直接与えると
共に、この２ビ、トと更に第２のプロセッサＰＢのアド
レスとの差の２ビツトの計４ビットの拡張アドレスを適
宜にヘキサコードに変換する等して各拡張アドレス発生
器群１８に設定する。

またメモリ４の容量が両プロセッサＰＡ、　ＰＢのメモ
リ空間より大きい場合、たとえば第２のプロセッサＰＢ
のメモリ空間が第１のプロセッサＰＡのメモリ空間の４
倍で、メモリ４の容量が第２のプロセッサＰＢのメモリ
空間の４倍であるとすると、第２のプロセッサＰＢのア
ドレスに２ビツトの拡張アドレスを、また第１のプロセ
ッサＰＡのアドレスに４ビツトの拡張アドレスを付加す
ることにより両プロセッサＰへ、　ｐＨのアドレスのビ
ット数がメモリ４のそれと等しくなるので、両プロセッ
サＰＡ、　ＰＢによるプロセッサＰ＾、ＰＢ４のアクセ
スが可能になる。

なお、上記実施例ではプロセッサを２つとしているが、
３つ以上でも基本的には同様に本発明を通用し得、また
各プロセッサのメモリ空間及びメモリの容量の大きさ等
も一例であり、異なるメモリ空間を有するプロセッサ間
で単一のメモリを共有する場合に基本的に通用可能であ
る。

〔効果〕

°　以上のように本発明によれば、各プロセッサのメモ
リ空間が見掛は上は最大のメモリ空間と同一の大きさに
なり、この最大のメモリ空間内に複数のプロセッサにて
共有されるメモリを位置させてアクセスし得るので、メ
モリの使用範囲、方法が柔軟になる。また、メモリの記
憶領域及びプロセッサのメモリ空間をセグメントに分割
し、プロセッサの上位アドレスにて各セグメントを指定
する構成ともしているので、同一のアドレスに対して異
なるメモリ領域を使用することが可能となり、高機能で
使用し易いメモリシステムが得られる。

【図面の簡単な説明】

第１図は本発明の実施に使用されるマイクロコンピュー
タの要部のブロック図、第２図はその第１及び第２のプ
ロセッサのメモリ空間及びメモリ領域の大きさ及び関係
を示す模式図、第３図は従来の複数プロセッサにより単
一のメモリを共有するマイクロコンピュータの要部の構
成を示すブロック図である。ＰＯ−Ｐ３・・・プリセット値　　Ｐ＾・・・第１のプ
ロセッサ　　ＰＢ・・・第２のプロセッサ　　ＲＡ−９
，第１のプロセッサメモリ空間　　ＲＢ・・・第２のプ
ロセッサのメモリ空間　　ＲＭ・・・メモリ領域　　４
・・・メモリ１８・・・拡張アドレス発生器　　２０・
・・セグメント検出器なお、各図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】１、メモリ空間の異なる複数のプロセッサにて共有され
たメモリを前記複数のプロセッサにてアクセスする方法
において、前記複数のプロセッサの内の最大のメモリ空間のアドレスのビット数と他のプロセッサそれぞれの
メモリ空間のアドレスのビット数との差のビット数を有
し、且つ最大のメモリ空間内に割付けられた前記メモリ
の記憶領域に他のプロセッサそれぞれのメモリ空間が重
畳するように定められた拡張アドレスを他のプロセッサ
それぞれに設定したことを特徴とする複数プロセッサに
よる共有メモリのアクセス方法。２、メモリ空間の異なる複数のプロセッサにて共有され
たメモリを前記複数のプロセッサにてアクセスする方法
において、前記メモリ及び各プロセッサのメモリ空間を複数のセグメントに分割し、前記複数のプロセッサの内の最大のメモリ空間のアドレスのビット数と前記メモリのセグメントの
アドレスのビット数との差のビット数を有し、且つ最大
のメモリ空間内に割付けられた前記メモリの記憶領域に
他のプロセッサそれぞれのメモリ空間が重畳するように
定められ、前記メモリの各セグメントに対応する拡張ア
ドレスを他のプロセッサそれぞれに設定し、メモリ空間が最大のプロセッサ以外の各プロセッサによる前記メモリに対するアクセスに際し、前
記セグメントのアドレスのビット数以上の上位アドレス
を基に前記メモリ内のアクセスされるべきセグメントに
対応した拡張アドレスを選択出力することにより前記メ
モリをアクセスすることを特徴とする複数プロセッサによる共有メモリのアクセス方法。