JPH02116939A - アドレス選択方式 - Google Patents
アドレス選択方式Info
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- JPH02116939A JPH02116939A JP26994788A JP26994788A JPH02116939A JP H02116939 A JPH02116939 A JP H02116939A JP 26994788 A JP26994788 A JP 26994788A JP 26994788 A JP26994788 A JP 26994788A JP H02116939 A JPH02116939 A JP H02116939A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 57
- 238000010187 selection method Methods 0.000 claims description 9
- 101150065817 ROM2 gene Proteins 0.000 description 19
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵのアドレス選択方式に関し、特にＣＰ
Ｕの持つアドレスビット数で決定されるアドレス領域よ
りも大きなアドレス領域を簡単な回路構成でアドレス選
択することができるアドレス選択方式に関する。
Ｕの持つアドレスビット数で決定されるアドレス領域よ
りも大きなアドレス領域を簡単な回路構成でアドレス選
択することができるアドレス選択方式に関する。
一般に、ＣＰＬＩが直接にアドレス選択し得るアドレス
領域の大きさは、ＣＰＵが持つアドレスビット数をｎ＋
１とすると、２ ｎ＊＋ バイトとなる。
領域の大きさは、ＣＰＵが持つアドレスビット数をｎ＋
１とすると、２ ｎ＊＋ バイトとなる。
例えば現在多用されている８ビツト系のＣＰＵの多くは
１６ビツト幅のアドレスバスを持つため、６４にバイト
のアドレス領域を直接にアクセスできる。
１６ビツト幅のアドレスバスを持つため、６４にバイト
のアドレス領域を直接にアクセスできる。
ところで、ＣＰＵが直接にアクセスできるアドレス領域
は、ＣＰＵの実行するプログラム等を記憶するＲＯＭ以
外に、ワーク領域等に使用するＲＡｙＪ？３１／○領域
等の他の回路でも使用される。
は、ＣＰＵの実行するプログラム等を記憶するＲＯＭ以
外に、ワーク領域等に使用するＲＡｙＪ？３１／○領域
等の他の回路でも使用される。
従って、ＣＰＵのアドレスビット数で決定される大きさ
のアドレス領域しかアクセスし得えないとすると、ＲＡ
Ｍ Ｊ？）Ｉ ／ Ｏ？＋］域等の大きさによってＲ
ＯＭに格納し得るプログラム等の大きさが制限されるこ
とになる。そこで、より大きなサイズのアドレス領域を
必要とする場合、従来は、次のような方式を採用してい
た。
のアドレス領域しかアクセスし得えないとすると、ＲＡ
Ｍ Ｊ？）Ｉ ／ Ｏ？＋］域等の大きさによってＲ
ＯＭに格納し得るプログラム等の大きさが制限されるこ
とになる。そこで、より大きなサイズのアドレス領域を
必要とする場合、従来は、次のような方式を採用してい
た。
■ ＣＰＵに汎用のメモリ管理機構（ＭＭＵ）を付加し
、アクセスし得るアドレス領域を拡張す■ ＭＭＵを内
蔵したＣＰＵの採用に切り替える。
、アクセスし得るアドレス領域を拡張す■ ＭＭＵを内
蔵したＣＰＵの採用に切り替える。
■ より大きなアドレス領域をアクセスし得るＣｐｕの
採用に切り替える。
採用に切り替える。
上述した従来の方式■〜■によってＣＰＵがアクセスし
得るアドレス領域を拡大することは可能であるが、■〜
■の何れの方式も、アクセスし得るアドレス領域が大幅
に、例えば数〜敗十倍に拡大されてしまう。このため、
ＣＰＵがアクセス可能なアドレス領域のサイズよりプロ
グラムサイズが若干小さいがＲＡＭやＩ ／ ＯｉＮ域
を加味すると僅かにアドレス領域が不足するといった場
合には、回路規模が大きくなり過ぎ、コスト高になると
いう欠点があった。
得るアドレス領域を拡大することは可能であるが、■〜
■の何れの方式も、アクセスし得るアドレス領域が大幅
に、例えば数〜敗十倍に拡大されてしまう。このため、
ＣＰＵがアクセス可能なアドレス領域のサイズよりプロ
グラムサイズが若干小さいがＲＡＭやＩ ／ ＯｉＮ域
を加味すると僅かにアドレス領域が不足するといった場
合には、回路規模が大きくなり過ぎ、コスト高になると
いう欠点があった。
本発明はこのような事情に鑑みて為されたものであり、
その目的は、ＣＰＵの持つアドレスビット数で決定され
る大きさのアドレス領域よりも若干大きなアドレス領域
を、簡単な回路構成でアドレス選択し得るアドレス選択
方式を提供することにある。
その目的は、ＣＰＵの持つアドレスビット数で決定され
る大きさのアドレス領域よりも若干大きなアドレス領域
を、簡単な回路構成でアドレス選択し得るアドレス選択
方式を提供することにある。
本発明は上記の目的を達成するために、複数ビットのア
ドレスビット列を出力し得るＣＰＵを含む回路における
アドレス選択方式において、前記ＣＰＵから出力された
アドレスビット列の内の所定のアドレスビットを除く他
の全てのアドレスビットがそのまま入力される特定ＣＰ
ｔＪ周辺回路と、 前記ＣＰＵから出力されるアドレスビット列が所定ビッ
ト列を示すときは前記特定ＣＰＵ周辺回路以外の他ｃｐ
ｕ周辺回路を選択し、所定ビット列以外のビット列を示
すときは前記特定ＣＰＵ周辺回路を選択するアドレスデ
コーダと、前記他ＣＰＵ周辺回路の一部を構成し、前記
ＣＰＵから出力されるアドレス選択制御ビットを保持す
るアドレス選択制御ビット保持手段と、該アドレス選択
制御ビット保持手段に保持されたアドレス選択制御ビッ
トが所定値と異なる値を示す場合は、前記ＣＰＵがら出
力されたアドレスビット列中の前記所定アドレスビット
の値そのものを前記特定ｃｐｕ周辺回路に加え、前記ア
ドレス選択制御ビットが所定値を示す場合は、前記ＣＰ
Ｕから出力されたアドレスビット列中の前記所定アドレ
スビットのみが前記所定ビット列中の対応するビットの
値と相違するときに限り、その対応するビットの値を前
記所定アドレスビットの値に代えて前記特定ＣＰＵ周辺
回路に加えるゲート回路とを有している。
ドレスビット列を出力し得るＣＰＵを含む回路における
アドレス選択方式において、前記ＣＰＵから出力された
アドレスビット列の内の所定のアドレスビットを除く他
の全てのアドレスビットがそのまま入力される特定ＣＰ
ｔＪ周辺回路と、 前記ＣＰＵから出力されるアドレスビット列が所定ビッ
ト列を示すときは前記特定ＣＰＵ周辺回路以外の他ｃｐ
ｕ周辺回路を選択し、所定ビット列以外のビット列を示
すときは前記特定ＣＰＵ周辺回路を選択するアドレスデ
コーダと、前記他ＣＰＵ周辺回路の一部を構成し、前記
ＣＰＵから出力されるアドレス選択制御ビットを保持す
るアドレス選択制御ビット保持手段と、該アドレス選択
制御ビット保持手段に保持されたアドレス選択制御ビッ
トが所定値と異なる値を示す場合は、前記ＣＰＵがら出
力されたアドレスビット列中の前記所定アドレスビット
の値そのものを前記特定ｃｐｕ周辺回路に加え、前記ア
ドレス選択制御ビットが所定値を示す場合は、前記ＣＰ
Ｕから出力されたアドレスビット列中の前記所定アドレ
スビットのみが前記所定ビット列中の対応するビットの
値と相違するときに限り、その対応するビットの値を前
記所定アドレスビットの値に代えて前記特定ＣＰＵ周辺
回路に加えるゲート回路とを有している。
本発明のアドレス選択方式においては、他ＣＰＵ周辺回
路の一部を構成するアドレス選択制御ビット保持手段が
、ＣＰＵから出力されるアドレス選択制御ビットを保持
し、アドレスデコーダが、ＣＰＵから出力されるアドレ
スビット列が所定ビット列を示すときは他ＣＰＵ周辺回
路を選択し、所定ビット列以外のビット列を示すときは
特定ＣＰＵ周辺回路を選択し、ゲート回路が、アドレス
選択制御ビット保持手段に保持されたアドレス選択制御
ビットが所定値と異なる値を示す場合は、ＣＰＵから出
力されたアドレスビット列中の前記所定アドレスビット
の値そのものを特定ＣＰＬＩ周辺回路に加えることによ
り特定ＣＰＵ周辺回路のアドレス領域のうち他ＣＰＵ周
辺回路とアドレス空間が重複しない領域のアクセスを可
能とし、アドレス選択制御ビットが所定値を示す場合は
、ＣＰＵから出力されたアドレスビット列中の前記所定
アドレスビットのみが前記所定ビット列中の対応するビ
ットの値と相違するときに限り、その対応するビットの
値を前記所定アドレスビットの値として特定ＣＰＵ周辺
回路に加えることにより、特定ＣＰＵ周辺回路のアドレ
ス領域のうち他ＣＰＵ周辺回路とアドレス空間が重複す
る領域のアクセスを可能とする。
路の一部を構成するアドレス選択制御ビット保持手段が
、ＣＰＵから出力されるアドレス選択制御ビットを保持
し、アドレスデコーダが、ＣＰＵから出力されるアドレ
スビット列が所定ビット列を示すときは他ＣＰＵ周辺回
路を選択し、所定ビット列以外のビット列を示すときは
特定ＣＰＵ周辺回路を選択し、ゲート回路が、アドレス
選択制御ビット保持手段に保持されたアドレス選択制御
ビットが所定値と異なる値を示す場合は、ＣＰＵから出
力されたアドレスビット列中の前記所定アドレスビット
の値そのものを特定ＣＰＬＩ周辺回路に加えることによ
り特定ＣＰＵ周辺回路のアドレス領域のうち他ＣＰＵ周
辺回路とアドレス空間が重複しない領域のアクセスを可
能とし、アドレス選択制御ビットが所定値を示す場合は
、ＣＰＵから出力されたアドレスビット列中の前記所定
アドレスビットのみが前記所定ビット列中の対応するビ
ットの値と相違するときに限り、その対応するビットの
値を前記所定アドレスビットの値として特定ＣＰＵ周辺
回路に加えることにより、特定ＣＰＵ周辺回路のアドレ
ス領域のうち他ＣＰＵ周辺回路とアドレス空間が重複す
る領域のアクセスを可能とする。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図を参照すると、本発明の一実施例は、ＣＰＵＩと
、ＲＯＭ２と、アドレスデコーダ３と、ゲート回路４と
、ＣＰＵ周辺回路５．６とを有している。
、ＲＯＭ２と、アドレスデコーダ３と、ゲート回路４と
、ＣＰＵ周辺回路５．６とを有している。
ＲＯＭ２は、アドレスビットＡ０〜Ａ、のｎ＋１ビット
のアドレスピント列を入力とする２″゛バイトの容量を
有する読み出し専用メモリであり、ＣＰＵＩで実行すべ
きプログラム等を記憶している。ＣＰＵＩは、アドレス
ビットＡ０〜Ａ、ｌのｎ＋１ビットのアドレスビット列
を出力し得るマイクロプロセッサ等であり、ＲＯＭ２に
は、その内の最下位アドレスビットＡ０からアドレスビ
ットＡ＠−１（ｍ≦ｎ）までの全てのアドレスビットと
、アドレスビットＡ１１から最上位のアドレスビットＡ
、１までの全てのアドレスビットとがそのまま入力され
ており、所定のアドレスビットＡ、は直接には入力され
ていない。また、ＣＰＵＩはアドレス信号以外の信号す
なわちデータ、コントロール信号等を伝達するバス７に
よってＲＯＭ２および他のＣＰＵ周辺回路５，６と接続
されている。
のアドレスピント列を入力とする２″゛バイトの容量を
有する読み出し専用メモリであり、ＣＰＵＩで実行すべ
きプログラム等を記憶している。ＣＰＵＩは、アドレス
ビットＡ０〜Ａ、ｌのｎ＋１ビットのアドレスビット列
を出力し得るマイクロプロセッサ等であり、ＲＯＭ２に
は、その内の最下位アドレスビットＡ０からアドレスビ
ットＡ＠−１（ｍ≦ｎ）までの全てのアドレスビットと
、アドレスビットＡ１１から最上位のアドレスビットＡ
、１までの全てのアドレスビットとがそのまま入力され
ており、所定のアドレスビットＡ、は直接には入力され
ていない。また、ＣＰＵＩはアドレス信号以外の信号す
なわちデータ、コントロール信号等を伝達するバス７に
よってＲＯＭ２および他のＣＰＵ周辺回路５，６と接続
されている。
アドレスデコーダ３は、ｃｐｕｉから出力されるアドレ
スビット列のうちのアドレスビットＡ、。
スビット列のうちのアドレスビットＡ、。
Ａ 、＋ ＋、・・・、八〇を入力してデコードし、そ
の値がす、、ｂ、、、、・・・、ｂ７ （固定値）以外
のときは、セレクト信号ｓｌ、を出力することによりＲ
ＯＭ２を選択し、その値がす、、ｂ□１．・・・、ｂｏ
以外のときはセレクト信号ｓ１□、・・・、ｓＩ！、を
出力することによりＲＯＭ２以外のＣＰＵ周辺回路５．
６を選択する。
の値がす、、ｂ、、、、・・・、ｂ７ （固定値）以外
のときは、セレクト信号ｓｌ、を出力することによりＲ
ＯＭ２を選択し、その値がす、、ｂ□１．・・・、ｂｏ
以外のときはセレクト信号ｓ１□、・・・、ｓＩ！、を
出力することによりＲＯＭ２以外のＣＰＵ周辺回路５．
６を選択する。
ＣＰＵ周辺回路５．６は、ＣＰＵＩのバス７に接続され
ると共に、アドレスビットＡ０〜ビットＡｌ１−１ の
内の所定のアドレスビットとアドレスデコーダ３からの
セレクト信号ｓＩ！２．・・・、５ｆｆ３とを人力し、
ＣＰＵＩからデータの書き込み、読み出しが可能なＲＡ
ＭやＩ１０ポート等を構成している。本実施例において
は、特にＣＰＵ周辺回路５中にＣＰＵＩから所定値ｂＸ
（論理“１°または“０″）或いはす、ｌの値をとる
１ビツトのアドレス選択制御ビットＸの書き込みが可能
な領域５０を設け、この領域５０に格納されたアドレス
選択制御ピッ）Ｘをゲート回路４に加えている。
ると共に、アドレスビットＡ０〜ビットＡｌ１−１ の
内の所定のアドレスビットとアドレスデコーダ３からの
セレクト信号ｓＩ！２．・・・、５ｆｆ３とを人力し、
ＣＰＵＩからデータの書き込み、読み出しが可能なＲＡ
ＭやＩ１０ポート等を構成している。本実施例において
は、特にＣＰＵ周辺回路５中にＣＰＵＩから所定値ｂＸ
（論理“１°または“０″）或いはす、ｌの値をとる
１ビツトのアドレス選択制御ビットＸの書き込みが可能
な領域５０を設け、この領域５０に格納されたアドレス
選択制御ピッ）Ｘをゲート回路４に加えている。
ゲート回路４は、ＣＰＵＩから出力されるアドレスビッ
ト列のうちアドレスビットＡ、、Ａ、、、、・・・Ａ７
と、領域５０に保持されたアドレス選択ｆ、＋１ ？Ｉ
ＩｌビットＸとを人力とし、Ｘ、 Ａ１１．、、・・・
、 ＡＩ、のビット列がす、、ｂ、、、、・・・、ｂ
ｆｉのときは、ｂ、と同一値を持つ出力ＧをＣＰＵＩが
ら出力されたアドレスビットＡ、の代わりにＲＯＭ２へ
出力し、それ以外のときはＣＰＬＩ １から出力された
アドレスビットＡ１１の値そのものを出力ＧとしてＲＯ
Ｍ２に出力する機能を持つ。即ち、換言すれば、ゲート
回路４はＸの値に応じて次のような動作を行う。
ト列のうちアドレスビットＡ、、Ａ、、、、・・・Ａ７
と、領域５０に保持されたアドレス選択ｆ、＋１ ？Ｉ
ＩｌビットＸとを人力とし、Ｘ、 Ａ１１．、、・・・
、 ＡＩ、のビット列がす、、ｂ、、、、・・・、ｂ
ｆｉのときは、ｂ、と同一値を持つ出力ＧをＣＰＵＩが
ら出力されたアドレスビットＡ、の代わりにＲＯＭ２へ
出力し、それ以外のときはＣＰＬＩ １から出力された
アドレスビットＡ１１の値そのものを出力ＧとしてＲＯ
Ｍ２に出力する機能を持つ。即ち、換言すれば、ゲート
回路４はＸの値に応じて次のような動作を行う。
■Ｘ＝肩のとき
ｃｐｕ ｔから出力されたアドレスのビットＡ、。
の値そのものを出力ＧとしてＲＯＭ２に出力する。
■Ｘ＝ｂＸのとき
＋ＩＩＣＰＵＩから出力されたアドレスのＡＭ。
Ａ、や２．・・・、Ａ、ｌの各々が、アドレスデコーダ
３の判定基準となるす、、ｂ、、、、、・・、ｂ、。
３の判定基準となるす、、ｂ、、、、、・・、ｂ、。
の内のす、Ｉを除（ｂ、＋、ｂ□２．・・・、ｂ、ｌの
対応するビットと同一値になるとき； アドレスデコーダ３の判定基準となる す、１．ｂ□４．・・・、ｂ７の内のす、を出力Ｇとし
てＲＯＭ２に出力する。
対応するビットと同一値になるとき； アドレスデコーダ３の判定基準となる す、１．ｂ□４．・・・、ｂ７の内のす、を出力Ｇとし
てＲＯＭ２に出力する。
＋２１ ＣＰ Ｕ １から出力されたアドレスのＡ １
１＋ ＋ ＋Ａ、。２．・・・、Ａｈが（１）以外のと
き；ｃｐｕｔから出力されたアドレスのビットＡ、の値
そのものを出力ＧとしてＲＯＭ２に出力する。
１＋ ＋ ＋Ａ、。２．・・・、Ａｈが（１）以外のと
き；ｃｐｕｔから出力されたアドレスのビットＡ、の値
そのものを出力ＧとしてＲＯＭ２に出力する。
但し、ｍ＝ｎの場合、ゲート回路４は、ＣＰＵＩから出
力されるＡ、ｌ （Ａ、）がアドレスデコーダ３におけ
る判定基準となる所定値と異なる場合、それを反転した
値を出力Ｇとして出力するものである。
力されるＡ、ｌ （Ａ、）がアドレスデコーダ３におけ
る判定基準となる所定値と異なる場合、それを反転した
値を出力Ｇとして出力するものである。
本実施例は以上のような構成を有するため、ＲＯＭ２お
よびＣＰＵ周辺回路５．６は、ＣＰＬＪ Ｌから見てそ
れぞれ次のアドレス空間に割り当てられることになる。
よびＣＰＵ周辺回路５．６は、ＣＰＬＪ Ｌから見てそ
れぞれ次のアドレス空間に割り当てられることになる。
・ＣＰＵ周辺回路５．６
ｎ＋ｌビットのアドレスビットＡ０〜Ａ、１で決定され
る０番地から２１１４１番地までのアドレス空間のうち
、アドレスビットＡ、〜Ａ７が所定値す、。
る０番地から２１１４１番地までのアドレス空間のうち
、アドレスビットＡ、〜Ａ７が所定値す、。
ｂ １１ ＊ １ 、・・・、ｂ、となる空間。
・ ＲＯＭ２
ｆｉ＋ｌビットのアドレスビットＡ０〜Ａ、ｌで決定さ
れるＯ番地から２Ｒ＋１番地までのアドレス空間のうち
、アドレスビットＡ、、Ａ３．８．・・・、八〇が所定
値ｂ ｍ ＋ ｂ ＩＩ ＋ １ ＋・・・、ｂ７以外
となる空間。ここで、ＲＯＭ２自体は２′１番地のアド
レス空間を持つから、このままではＣＰＵＩはＲＯＭ２
の全領域をアクセスし得ないが、後述する動作説明から
明らかになるように領域５０の値Ｘを論理″１″あるい
は論理“Ｏ”に変更することにより、全領域のアクセス
が可能となる。
れるＯ番地から２Ｒ＋１番地までのアドレス空間のうち
、アドレスビットＡ、、Ａ３．８．・・・、八〇が所定
値ｂ ｍ ＋ ｂ ＩＩ ＋ １ ＋・・・、ｂ７以外
となる空間。ここで、ＲＯＭ２自体は２′１番地のアド
レス空間を持つから、このままではＣＰＵＩはＲＯＭ２
の全領域をアクセスし得ないが、後述する動作説明から
明らかになるように領域５０の値Ｘを論理″１″あるい
は論理“Ｏ”に変更することにより、全領域のアクセス
が可能となる。
次にこのように構成された本実施例のアドレス選択方式
の動作を説明する。
の動作を説明する。
ｃｐｕｉがＣＰＵ周辺回路５．６をアクセスする場合、
アドレスビットＡ０〜Ａ７のうち、アドレスビットＡ、
〜Ａ、のビットが所定ビットｂ。
アドレスビットＡ０〜Ａ７のうち、アドレスビットＡ、
〜Ａ、のビットが所定ビットｂ。
ｂｌ１４＋、・・・、ｂｌｌとなり且つアドレスビット
八〇〜Ａ、−１がＣＰＵ周辺回路５．６のアクセスした
いバイト位置に合致する値となるアドレスビット列を出
力する。このとき、アドレスデコーダ３は、ＲＯＭ２以
外のＣＰＵ周辺回路５．６の内のアドレスビットＡ、〜
Ａ、で定まる一つのＣＰＵ周辺回路を選択するので、そ
の選択されたＣＰＵ周辺回路のみが有効となり、ＣＰＵ
１から出力された残りのアドレスビットＡ０〜Ａ１−
１で特定されるハイド位置が選択されることになる。
八〇〜Ａ、−１がＣＰＵ周辺回路５．６のアクセスした
いバイト位置に合致する値となるアドレスビット列を出
力する。このとき、アドレスデコーダ３は、ＲＯＭ２以
外のＣＰＵ周辺回路５．６の内のアドレスビットＡ、〜
Ａ、で定まる一つのＣＰＵ周辺回路を選択するので、そ
の選択されたＣＰＵ周辺回路のみが有効となり、ＣＰＵ
１から出力された残りのアドレスビットＡ０〜Ａ１−
１で特定されるハイド位置が選択されることになる。
次に、上記のようなアドレス選択によって、ＣＰＵ周辺
回路５の領域５０にｂＸを持つアドレス選択制御ビット
Ｘを書き込んだ状態で、ＣＰＵＩが、アドレスビットＡ
０〜Ａ、ｌのうち、アドレスビットＡ、Ｉ、Ａ、、、、
＝・−、Ａ１１が所定ビットｂｍ、ｂ、、。
回路５の領域５０にｂＸを持つアドレス選択制御ビット
Ｘを書き込んだ状態で、ＣＰＵＩが、アドレスビットＡ
０〜Ａ、ｌのうち、アドレスビットＡ、Ｉ、Ａ、、、、
＝・−、Ａ１１が所定ビットｂｍ、ｂ、、。
・・・、ｂ１以外の値となるアドレスビット列を出力す
ると、アドレスデコーダ３はＲＯＭ２を選択する。また
、ゲート回路４は、前記■の動作を行い、ｃｐｕ ｉか
ら出力されたアドレスビットＡ、をそのままＲＯＭ２に
出力する。従って、ＲＯＭ２のアドレス領域のうち、Ｃ
ＰＵＩから出力されたアドレスビットＡ０〜Ａ、ｌで特
定されるバイト位置が選択される。ただし、アドレス選
択制御ビットＸが肩になっている現状態でＣＰＵＩがア
クセス可能なＲＯＭ２の領域は、ＲＯＭ２の０番地から
２パ１番地までの領域のうち、アドレスビットＡ−，Ａ
−，＋、・・・、八〇が所定ビット列す、、ｂａ、、、
・・・ｂ、、と相違する部分のみである。
ると、アドレスデコーダ３はＲＯＭ２を選択する。また
、ゲート回路４は、前記■の動作を行い、ｃｐｕ ｉか
ら出力されたアドレスビットＡ、をそのままＲＯＭ２に
出力する。従って、ＲＯＭ２のアドレス領域のうち、Ｃ
ＰＵＩから出力されたアドレスビットＡ０〜Ａ、ｌで特
定されるバイト位置が選択される。ただし、アドレス選
択制御ビットＸが肩になっている現状態でＣＰＵＩがア
クセス可能なＲＯＭ２の領域は、ＲＯＭ２の０番地から
２パ１番地までの領域のうち、アドレスビットＡ−，Ａ
−，＋、・・・、八〇が所定ビット列す、、ｂａ、、、
・・・ｂ、、と相違する部分のみである。
そこで、ＲＯＭ２の領域のうちアドレスビットＡ、ｌ−
Ａｌ１が所定ビット列す、、ｂ−、＋、・・・、ｂｌと
一致する領域をアクセスする場合、ＣＰＵＩはＣＰＵ周
辺回路５の領域５０に所定値ｂＸを持つアクセス選択制
御ビットＸを書き込み、その後にアクセスを行う。こう
すると、ゲート回路４は前述の■の（１１の動作を行い
、アドレスデコーダ３の判定基準となるす、、ｂ、、、
、・・・、ｂｆｉのうちのす、を出力ＧとしてＲＯＭ２
に出力するので、ＣＰＵＩから出力されたＡｏ、Ａ＋、
・・・、Ａ−１，Ａ−（≠ｂ、）。
Ａｌ１が所定ビット列す、、ｂ−、＋、・・・、ｂｌと
一致する領域をアクセスする場合、ＣＰＵＩはＣＰＵ周
辺回路５の領域５０に所定値ｂＸを持つアクセス選択制
御ビットＸを書き込み、その後にアクセスを行う。こう
すると、ゲート回路４は前述の■の（１１の動作を行い
、アドレスデコーダ３の判定基準となるす、、ｂ、、、
、・・・、ｂｆｉのうちのす、を出力ＧとしてＲＯＭ２
に出力するので、ＣＰＵＩから出力されたＡｏ、Ａ＋、
・・・、Ａ−１，Ａ−（≠ｂ、）。
ｂ＠＊１＋”・、ｂ７は、ＡＯ，Ａ、、−、Ａ、−、、
ｂ、、ｂ、、、。
ｂ、、ｂ、、、。
・・・、ｂ７に変換されてＲＯＭ２に加えられ、ＣＰＵ
１から見てＣＰＵ周辺回路５．６と同一アドレス空間に
位置するＲＯＭ領域をアクセスすることが可能となる。
１から見てＣＰＵ周辺回路５．６と同一アドレス空間に
位置するＲＯＭ領域をアクセスすることが可能となる。
なお、この状態で、ＣＰＵＩは、ＣＰＵ周辺回路５．６
をアクセスすることは勿論可能であり、またＲＯＭ２の
領域のうちアドレスビットＡヨ〜Ａ、ｌがす、、−ｂ、
、、、・・・、ｂ、ｌとなる領域以外はアクセス可能で
ある。なお、ＲＯＭ２の領域のうちアドレスビットＡ、
〜Ａ１がす。
をアクセスすることは勿論可能であり、またＲＯＭ２の
領域のうちアドレスビットＡヨ〜Ａ、ｌがす、、−ｂ、
、、、・・・、ｂ、ｌとなる領域以外はアクセス可能で
ある。なお、ＲＯＭ２の領域のうちアドレスビットＡ、
〜Ａ１がす。
１）ｓｏｌ、・・・、ｂｌｌとなる領域をアクセスする
場合には、領域５０のアドレス選択制御ビットＸの値を
ｂ８に変更してからアクセスすれば良い。
場合には、領域５０のアドレス選択制御ビットＸの値を
ｂ８に変更してからアクセスすれば良い。
第１図の実施例において、アドレスデコーダ３の判定基
準である前記所定ビット列す、、ｂ、、、、・・・ｂ７
をオール論理“１”すなわちす、＝ｂ、、、＝・・・＋
−ｂｎ”’“ｌ゛にした場合、所定値ｂＸは論理“１ゝ
となり、ゲート回路４は第２図に示すように、アドレス
選択制御ピントＸとＣＰＵＩから出力されるアドレスビ
ットＡ、、、−Ａ、との論理積をとるアンド回路４１と
、アンド回路４１の出力値とＣＰＵＩから出力されるア
ドレスビットＡ。
準である前記所定ビット列す、、ｂ、、、、・・・ｂ７
をオール論理“１”すなわちす、＝ｂ、、、＝・・・＋
−ｂｎ”’“ｌ゛にした場合、所定値ｂＸは論理“１ゝ
となり、ゲート回路４は第２図に示すように、アドレス
選択制御ピントＸとＣＰＵＩから出力されるアドレスビ
ットＡ、、、−Ａ、との論理積をとるアンド回路４１と
、アンド回路４１の出力値とＣＰＵＩから出力されるア
ドレスビットＡ。
との論理和条件信号を出力Ｇとするオア回路４２とで構
成することができる。そして、この場合、ＣＰＵＩから
見たアドレス空間は第３図に示すものとなる。すなわち
、ＣＰＵＩから見たアドレス空間のうち、アドレスビッ
トＡ０〜Ａ、、がオール“０”で且つアドレスピントＡ
、〜Ａ７がオール″１°となるアドレスから、アドレス
ビット八〇〜Ａｌｌがオール１１１となる最上位アドレ
スまでの領域３３は、アドレス選択制御ビットＸの値に
かかわらずＣＰｔＪ周辺回路５，６にマツピングされ、
アドレスビットＡ０〜Ａ、ｌがオール“０”となる最下
位アドレスからアドレスビットＡ、。Ｉ のみが“０１
となるアドレスまでの領域３１は、アドレス選択制御ビ
ットＸの値にかかわらずＲＯＭ２内の同一アドレスの領
域にマツピングされる。
成することができる。そして、この場合、ＣＰＵＩから
見たアドレス空間は第３図に示すものとなる。すなわち
、ＣＰＵＩから見たアドレス空間のうち、アドレスビッ
トＡ０〜Ａ、、がオール“０”で且つアドレスピントＡ
、〜Ａ７がオール″１°となるアドレスから、アドレス
ビット八〇〜Ａｌｌがオール１１１となる最上位アドレ
スまでの領域３３は、アドレス選択制御ビットＸの値に
かかわらずＣＰｔＪ周辺回路５，６にマツピングされ、
アドレスビットＡ０〜Ａ、ｌがオール“０”となる最下
位アドレスからアドレスビットＡ、。Ｉ のみが“０１
となるアドレスまでの領域３１は、アドレス選択制御ビ
ットＸの値にかかわらずＲＯＭ２内の同一アドレスの領
域にマツピングされる。
また、ＣＰＵＩから見たアドレス空間のうちアドレスビ
ットＡ。−Ａ、がオール“０”で且つアドレスビットＡ
、１．ｌ−Ａ、ｌがオール“１”となるアドレスからビ
ットＡ、のみが０ｗとなるアドレスまでの領域３２は、
アドレス選択制御ビットＸが所定イ直ｂｘ＝“０”の状
態ではＲＯＭＺ内の同一アドレスの領域にマツピングさ
れ、アドレス選択制御ビットＸがｂ８−“ｌ゛の状態で
はＲＯＭ２のアドレス領域のうちビットへ〇〜ビットＡ
ｍ−＋がオール“０”で且つビットＡ、〜ビットＡ７が
オール“ｌ”となるアドレスから、ビットＡ０〜Ａ１が
オール“１″となる最上位アドレスまでの領域、即ちＲ
ＯＭ２以外のＣＰＵ周辺回路５．６と同しアドレス空間
の領域にマツピングされる。
ットＡ。−Ａ、がオール“０”で且つアドレスビットＡ
、１．ｌ−Ａ、ｌがオール“１”となるアドレスからビ
ットＡ、のみが０ｗとなるアドレスまでの領域３２は、
アドレス選択制御ビットＸが所定イ直ｂｘ＝“０”の状
態ではＲＯＭＺ内の同一アドレスの領域にマツピングさ
れ、アドレス選択制御ビットＸがｂ８−“ｌ゛の状態で
はＲＯＭ２のアドレス領域のうちビットへ〇〜ビットＡ
ｍ−＋がオール“０”で且つビットＡ、〜ビットＡ７が
オール“ｌ”となるアドレスから、ビットＡ０〜Ａ１が
オール“１″となる最上位アドレスまでの領域、即ちＲ
ＯＭ２以外のＣＰＵ周辺回路５．６と同しアドレス空間
の領域にマツピングされる。
また第１図の実施例において、アドレスデコーダ３の判
定基準である前記所定ビット列す、、ｂヨ。
定基準である前記所定ビット列す、、ｂヨ。
・・・、ｂ７をオール論理“０”すなわちｂＭ＝ｂ、。
−１・・・、＝ｂ。−“０”にした場合、所定値ｂＭ＝
“０″となり、ゲート回路４は第４図に示すように、ア
ドレス選択制御ビットＸとＣＰＵＩから出力されるアド
レスビットＡ ｍ ＋ ＋ 〜Ａ、、との論理和をとる
オア回路４３と、オア回路４３の出力値とＣＰＵＩから
出力されるアドレスビットＡ、との論理積条件信号を出
力Ｇとするアンド回路４４とで構成することができる。
“０″となり、ゲート回路４は第４図に示すように、ア
ドレス選択制御ビットＸとＣＰＵＩから出力されるアド
レスビットＡ ｍ ＋ ＋ 〜Ａ、、との論理和をとる
オア回路４３と、オア回路４３の出力値とＣＰＵＩから
出力されるアドレスビットＡ、との論理積条件信号を出
力Ｇとするアンド回路４４とで構成することができる。
そして、この場合、ＣＰＵＩから見たアドレス空間は第
５図に示すものとなる。即ち、第３図とは対称的に、Ｃ
ＰＵＩから見たアドレス空間のうち、アドレスビットＡ
。
５図に示すものとなる。即ち、第３図とは対称的に、Ｃ
ＰＵＩから見たアドレス空間のうち、アドレスビットＡ
。
〜Ａｆｉがオール“０”となる最下位アドレスからアド
レスビットＡ０〜Ａ、−１がオール“１″でアドレスビ
ットＡ７〜Ａ、ｌがオール″０”となるアドレスまでの
領域５１は、アドレス選択制御ビ。
レスビットＡ０〜Ａ、−１がオール“１″でアドレスビ
ットＡ７〜Ａ、ｌがオール″０”となるアドレスまでの
領域５１は、アドレス選択制御ビ。
トＸの値にかかわらずＲＯＭ２以外のＣＰＵ周辺回路５
．６にマツピングされ、ビットＡ、、のみが“１”とな
るアドレスから、ビットＡ０〜Ａ。
．６にマツピングされ、ビットＡ、、のみが“１”とな
るアドレスから、ビットＡ０〜Ａ。
がオール“１”となる最上位アドレスまでの領域５３は
、アドレス選択制御ビットＸの値にかかわらず９０Ｍ２
内の同一アドレスの領域にマツピングされる。また、Ｃ
ＰＪＩから見たアドレス空間のうちアドレスビットＡ１
のみが１′となるアドレスからビットＡ０〜Ａ、がオー
ル“１”でビットＡ１．１〜Ａ、がオール″０”となる
アドレスまでの領域５２は、アドレス選択制御ビットＸ
がｂっ−＠１″の状態ではＲＯＭ２内の同一アドレスの
領域にマツピングされ、アドレス選択制御ピントＸが所
定値ｂＸ−“Ｏ′の状態ではＲＯＭ２のアドレス領域の
うち、ビットＡ０〜Ａ、、がオール“０”となる最下位
アドレスからビットＡ６〜Ａ、−１がオール“１”でビ
ットＡ、〜Ａアがオール“０″となるアドレスまでの領
域、即ちＲＯＭ２以外のＣＰｔＪ周辺回路５．６と重複
する領域に割り当てられる。
、アドレス選択制御ビットＸの値にかかわらず９０Ｍ２
内の同一アドレスの領域にマツピングされる。また、Ｃ
ＰＪＩから見たアドレス空間のうちアドレスビットＡ１
のみが１′となるアドレスからビットＡ０〜Ａ、がオー
ル“１”でビットＡ１．１〜Ａ、がオール″０”となる
アドレスまでの領域５２は、アドレス選択制御ビットＸ
がｂっ−＠１″の状態ではＲＯＭ２内の同一アドレスの
領域にマツピングされ、アドレス選択制御ピントＸが所
定値ｂＸ−“Ｏ′の状態ではＲＯＭ２のアドレス領域の
うち、ビットＡ０〜Ａ、、がオール“０”となる最下位
アドレスからビットＡ６〜Ａ、−１がオール“１”でビ
ットＡ、〜Ａアがオール“０″となるアドレスまでの領
域、即ちＲＯＭ２以外のＣＰｔＪ周辺回路５．６と重複
する領域に割り当てられる。
以上、本発明の実施例について説明したが、本発明は以
上の実施例にのみ限定されずその他各種の付加変更が可
能である。例えば、第１図の実施例ではアドレスビット
Ａ、〜ＡＢの最下位ピントＡ、をゲート回路４で修飾し
てＲＯＭ２に加えるものとしたが、ビットＡ、。、〜Ａ
、、の内の他の任意のビットを修飾するようにしても良
い。
上の実施例にのみ限定されずその他各種の付加変更が可
能である。例えば、第１図の実施例ではアドレスビット
Ａ、〜ＡＢの最下位ピントＡ、をゲート回路４で修飾し
てＲＯＭ２に加えるものとしたが、ビットＡ、。、〜Ａ
、、の内の他の任意のビットを修飾するようにしても良
い。
また、上記実施例では、所定の１ビツトのアドレスビッ
トＡ、のみをゲート回路４でアドレス修飾してＲＯＭ２
に加えたが、複数のアドレスピントをゲート回路４でア
ドレス修飾してＲＯＭ２に加えることにより、ＲＯＭ２
の全領域のアクセスを可能にしても良い。例えば、第３
図において、アドレスビットＡ、〜Ａ１１の全てのビッ
トをＬｔアドレスビットとし、アドレス選択制御ビット
Ｘが所定値の“ｌ”で且つアドレスビットＡ、〜Ａ９が
所定ビット列中の各対応するビットの値とそれぞれ相違
するときに限り （即ち、Ａ、〜Ａ７がオール“０”の
ときに限り）、ゲート回路４からオール“１”のアドレ
スビット列をＲＯＭ２へのアドレスビット列Ａ１〜Ａ７
として出力すれば、ＣＰＵ１は０番地からＣＰＵ周辺回
路５．６の容量分までの領域のアドレスを発生すること
により、ＲＯＭＺ内の最上位側に位置する領域（ＣＰＵ
周辺回路５．６と同一アドレス空間の領域）をアクセス
することが可能となる。
トＡ、のみをゲート回路４でアドレス修飾してＲＯＭ２
に加えたが、複数のアドレスピントをゲート回路４でア
ドレス修飾してＲＯＭ２に加えることにより、ＲＯＭ２
の全領域のアクセスを可能にしても良い。例えば、第３
図において、アドレスビットＡ、〜Ａ１１の全てのビッ
トをＬｔアドレスビットとし、アドレス選択制御ビット
Ｘが所定値の“ｌ”で且つアドレスビットＡ、〜Ａ９が
所定ビット列中の各対応するビットの値とそれぞれ相違
するときに限り （即ち、Ａ、〜Ａ７がオール“０”の
ときに限り）、ゲート回路４からオール“１”のアドレ
スビット列をＲＯＭ２へのアドレスビット列Ａ１〜Ａ７
として出力すれば、ＣＰＵ１は０番地からＣＰＵ周辺回
路５．６の容量分までの領域のアドレスを発生すること
により、ＲＯＭＺ内の最上位側に位置する領域（ＣＰＵ
周辺回路５．６と同一アドレス空間の領域）をアクセス
することが可能となる。
以上説明したように、本発明のアドレス選択方式によれ
ば、プログラム等を記憶するＲＯＭ等の特定ＣＰＵ周辺
回路の容量とＲＡＭやＩ１０領域等のその他のＣＰＬＩ
周辺回路の容量との合計がＣＰＵの持つアドレスビット
数で決定される最大容量より僅かに大きく且つ特定ＣＰ
Ｕ周辺回路の容量が上記最大容量より小さく又その他の
ＣＰＵ周辺回路の容量も小さければ、数個のゲート素子
を追加するだけで、プログラム等を記憶するＲＯＭ等の
特定ｃｐｕ周辺回路およびその他のＣＰＵ周辺回路の全
ての領域をアドレス選択することが可能になる効果があ
る。
ば、プログラム等を記憶するＲＯＭ等の特定ＣＰＵ周辺
回路の容量とＲＡＭやＩ１０領域等のその他のＣＰＬＩ
周辺回路の容量との合計がＣＰＵの持つアドレスビット
数で決定される最大容量より僅かに大きく且つ特定ＣＰ
Ｕ周辺回路の容量が上記最大容量より小さく又その他の
ＣＰＵ周辺回路の容量も小さければ、数個のゲート素子
を追加するだけで、プログラム等を記憶するＲＯＭ等の
特定ｃｐｕ周辺回路およびその他のＣＰＵ周辺回路の全
ての領域をアドレス選択することが可能になる効果があ
る。
第１図は本発明の一実施例のブロック図、第２図は第１
図においてアドレスデコーダ３の判定基準となる所定ビ
ット列ｂ 、、ｂ 、、、、・・・ｂ、、をオール“１
”としたときのゲート回路４の構成例を示す図、 第３図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列す、、ｂい、１．・・・ｂ、をオー
ル“１”としたときのアドレスマツプ、第４図は第１図
においてアドレスデコーダ３の判定基準となる所定ビッ
ト列す、、ｂ、。１．・・・ｂ、をオール“０”とした
ときのゲート回路４の構成例を示す図、 第５図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列す、、ｂ３．１．・・・ｂ、、をオ
ール“０”としたときのアドレスマツプである。 図において、 １・・・ＣＰＵ ２・・・特定のｃｐｕ周辺回路を構成するＲＯＭ３・・
・アドレスデコーダ ４・・・ゲート回路 ５．６・・・その他のＣＰＵ周辺回路 ７・・・アドレス信号以外の信号を伝達する／＜スＡ０
〜ＡＩ、・・・アドレスを構成する各アドレスビット
図においてアドレスデコーダ３の判定基準となる所定ビ
ット列ｂ 、、ｂ 、、、、・・・ｂ、、をオール“１
”としたときのゲート回路４の構成例を示す図、 第３図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列す、、ｂい、１．・・・ｂ、をオー
ル“１”としたときのアドレスマツプ、第４図は第１図
においてアドレスデコーダ３の判定基準となる所定ビッ
ト列す、、ｂ、。１．・・・ｂ、をオール“０”とした
ときのゲート回路４の構成例を示す図、 第５図は第１図においてアドレスデコーダ３の判定基準
となる所定ビット列す、、ｂ３．１．・・・ｂ、、をオ
ール“０”としたときのアドレスマツプである。 図において、 １・・・ＣＰＵ ２・・・特定のｃｐｕ周辺回路を構成するＲＯＭ３・・
・アドレスデコーダ ４・・・ゲート回路 ５．６・・・その他のＣＰＵ周辺回路 ７・・・アドレス信号以外の信号を伝達する／＜スＡ０
〜ＡＩ、・・・アドレスを構成する各アドレスビット
Claims (1)
- 【特許請求の範囲】 複数ビットのアドレスビット列を出力し得るＣＰＵを含
む回路におけるアドレス選択方式において、 前記ＣＰＵから出力されたアドレスビット列の内の所定
のアドレスビットを除く他の全てのアドレスビットがそ
のまま入力される特定ＣＰＵ周辺回路と、 前記ＣＰＵから出力されるアドレスビット列が所定ビッ
ト列を示すときは前記特定ＣＰＵ周辺回路以外の他ＣＰ
Ｕ周辺回路を選択し、所定ビット列以外のビット列を示
すときは前記特定ＣＰＵ周辺回路を選択するアドレスデ
コーダと、 前記他ＣＰＵ周辺回路の一部を構成し、前記ＣＰＵから
出力されるアドレス選択制御ビットを保持するアドレス
選択制御ビット保持手段と、該アドレス選択制御ビット
保持手段に保持されたアドレス選択制御ビットが所定値
と異なる値を示す場合は、前記ＣＰＵから出力されたア
ドレスビット列中の前記所定アドレスビットの値そのも
のを前記特定ＣＰＵ周辺回路に加え、前記アドレス選択
制御ビットが所定値を示す場合は、前記ＣＰＵから出力
されたアドレスビット列中の前記所定アドレスビットの
みが前記所定ビット列中の対応するビットの値と相違す
るときに限り、その対応するビットの値を前記所定アド
レスビットの値に代えて前記特定ＣＰＵ周辺回路に加え
るゲート回路とを具備したことを特徴とするアドレス選
択方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26994788A JPH077353B2 (ja) | 1988-10-26 | 1988-10-26 | アドレス選択方式 |
| AU43808/89A AU615587B2 (en) | 1988-10-26 | 1989-10-26 | Data processing system wherein a simple peripheral control arrangement enables a CPU to access an enlarged address area |
| EP19890311039 EP0366458B1 (en) | 1988-10-26 | 1989-10-26 | Data processing system wherein a simple peripheral control arrangement enables a CPU to access an enlarged address area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26994788A JPH077353B2 (ja) | 1988-10-26 | 1988-10-26 | アドレス選択方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116939A true JPH02116939A (ja) | 1990-05-01 |
| JPH077353B2 JPH077353B2 (ja) | 1995-01-30 |
Family
ID=17479424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26994788A Expired - Lifetime JPH077353B2 (ja) | 1988-10-26 | 1988-10-26 | アドレス選択方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0366458B1 (ja) |
| JP (1) | JPH077353B2 (ja) |
| AU (1) | AU615587B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002027835A (ja) * | 2000-05-08 | 2002-01-29 | Fulta Electric Machinery Co Ltd | 空気清浄機付きプランター |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2003821C (en) * | 1989-04-20 | 1996-12-03 | Richard J. Molnar | Process controller single memory chip shadowing technique |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142025A (en) * | 1978-04-27 | 1979-11-05 | Toshiba Corp | Address system |
-
1988
- 1988-10-26 JP JP26994788A patent/JPH077353B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-26 AU AU43808/89A patent/AU615587B2/en not_active Ceased
- 1989-10-26 EP EP19890311039 patent/EP0366458B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002027835A (ja) * | 2000-05-08 | 2002-01-29 | Fulta Electric Machinery Co Ltd | 空気清浄機付きプランター |
Also Published As
| Publication number | Publication date |
|---|---|
| AU615587B2 (en) | 1991-10-03 |
| AU4380889A (en) | 1990-05-03 |
| EP0366458B1 (en) | 1995-06-28 |
| EP0366458A2 (en) | 1990-05-02 |
| EP0366458A3 (en) | 1991-04-17 |
| JPH077353B2 (ja) | 1995-01-30 |
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