JPS63167953A

JPS63167953A - マルチプロセツサシステム

Info

Publication number: JPS63167953A
Application number: JP61309479A
Authority: JP
Inventors: Masato Makishita; 牧下　正人
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-12-29
Filing date: 1986-12-29
Publication date: 1988-07-12
Also published as: FR2609196A1; FR2609196B1; JPH0511336B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマルチプロセッサシステムに関し、特に一つの
オペレーティング・システムによって制御される複数の
中央処理装置を持つマルチプロセッサ・システムにおい
て、オペレーティング・システムに大きな影響を与えず
にシステムの仮想記憶容量を拡張したマルチプロセッサ
・システムに関する。

〔従来の技術〕

従来、この種のマルチプロセッサ・システムにおいては
、オペレーティング・システム（以下Ｏ８と称す）が、
複数の中央処理装置のうちどの中央処理装置で実行され
ても、Ｏ８自身およびユーザプログラム中の全ての領域
をｏｓが参照できるように、全ての中央処理装置が同じ
大きさの仮想記憶を持っていた。即ち、アドレスを示す
ためのビット数が全ての中央処理装置で共通であり、命
令のアドレス部やアドレスを格納する領域はそのビット
数の大きさになっていた。

第８図は従来のマルチプロセッサ・システムの説明図で
あり、中央処理装置（Ａ）１°と中央処理装置（Ａ）２
“は同じ大きさの同一の仮想記憶（Ａ）３を持ち、この
仮想記憶（Ａ）３上においてユーザプログラム等のプロ
グラム１０’を実行するために、制御部（Ａ）６と空間
制御部（Ａ）８とを有していた。この空間制御部（Ａ）
８の最大サイズは上記アドレスのビット数を満たすもの
である。ここで１８Ｍ社から出版されたＯ３／ＶＳ２に
関するマニュアル（例えば５Ｙ２８−０７１６　　Ｏ３
／ＶＳ２　　ＳＹＳＴＥＭ　　ＬＯＧＩＣＬＩＢＲＡＲ
Ｙ　　１９７８　　ＶＯＬＵＭＥ２．ＶＯＬｔＪＭＥ４
）　によると、制御部（Ａ）６はＡＳＣＢ（アドレス　
スペース　コントロール　ブロック）に相当し、空間制
御部（Ａ）８はセグメントテーブル及びページテーブル
に相当する。更に、米国特許第１５０９３９３号ＣＭＥ
ＴＨＯＤ　　ＡＮＤ　　ＤＥＶｒＣＥＳ　　ＦＯＲＣＯ
ＭＭＵＮＩＣＡＴＩＯＮ　　ＯＦ　　ＩＮＦＯＲＭＡＴ
ＩＯＮ（ＨＯＮＥＹＷＥＬＬ　　ＢυＬＬ））（特開昭
５０−１４５０３８号公報に対応する）によれば、制Ｊ
ｎＢ　（Ａ）ｓはＰＣＢ　（プロセス　コントロール　
ブロック）に相当し、空間制御部（Ａ）８は５ＴＷＡ　
（セグメント　テーブル　ワード　アレイ）、セグメン
トテーブル及びページテーブルに相当する。

〔発明が解決しようとする問題点〕

ところで、実行できるプログラムの大きさは仮想記憶の
大きさによって制限を受ける。従って、より大きなプロ
グラムの実行を可能とする為には仮想記憶の容量を増大
しなければならない。

この為の一般的な方式としては、仮想記憶容量を拡張す
るためにアドレスのビット数を増加させ、Ｏ３が拡張さ
れた仮想記憶を全て参照できるようにすることである。

しかし、アドレスは、命令のアドレス部分やアドレスを
格納する領域で扱われ、特にＯ３ではそれらが全域に渡
って存在している。

従って、上記のような一般的な方式によれば、拡張した
仮想記憶を処理し得るように中央処理装置のハードウェ
ア構成を変更するのに加え、命令のアドレス部やアドレ
スを格納する作業領域を同じビット数に拡張するために
Ｏ８全体の大幅な改造が必要となる。

本発明の目的は、大幅なＯ８の改造を伴わずに仮想記憶
を拡張し得るようにすることにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために、主記憶を共有する
複数の中央処理装置を持つマルチプロセッサシステムに
おいて、小さな容量の第１の仮想記憶を持つ第１の中央処理装置
と、大きな容量の第２の仮想記憶を持つ第２の中央処理装置
とを含み、前記第１の仮想記憶中には、前記第１の中央処理装置上
で動作し前記第１の仮想記憶の領域内に参照範囲が制限
されたＯ８と、実行すべきプログラムの一部を構成する
第１のプログラム部分と、前記プログラムを実行するた
めの少なくとも一つの制御部と、該制御部から指され前
記第１の仮想記憶をカバーする第１の空間制御部と、前
記制御部から指され前記第２の仮想記憶をカバーすると
共に前記第１の空間制御部と同一仮想アドレスは同一部
分を指す第２の空間制御部とが含められ、前記第２の仮
想記憶中には、前記プログラムの他の部分を構成する別
の第２のプログラム部分が含められ、前記第１の中央処理装置から前記第２の中央処理装置に
前記プログラムの実行処理を移管し、逆に前記第２の中
央処理装置から前記第１の中央処理装置に前記プログラ
ムの実行処理を戻す処理部とを有し、異なる大きさの仮想記憶を持つ複数の中央処理装置が一
つのシステム内で稼動する構成を有する。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例の構成図であり、ｌは中央処理
装置（Ａ）　、２は中央処理装置ＣＢ）、３は中央処理
装置（Ａ）　１の仮想記憶（Ａ＞　、４は中央処理装置
（Ｂ）　２の仮想記憶（Ｂ）であり、中央処理装置（Ｂ
）２は拡張された仮想記憶（Ｂ）４を扱えるハードウェ
ア構成を有する。

第１図において、中央処理装置（Ａ）１によって実行さ
れる制御部（Ａ）６は空間制御部（Ａ）８を指示する情
報（以下アドレス空間表示語と称す）を含み、中央処理
装置（Ａ）ｌは制御部（Ａ）６の実行中に空間制御部（
Ａ）８を使用してプログラム部分（１）１０を含む仮想
記憶（Ａ）３内を参照でき、従ってプログラム部分（１
）１０を実行できる。他方、中央処理装置（Ｂ）２によ
って実行される制御部（Ｂ）７は空間制御部（Ｂ）９を
指示するアドレス空間表示語を含み、中央処理装置（Ｂ
）２は制、種部（Ｂ）　７の実行中に空間制御部（Ｂ）
９を使用して仮想記憶（Ｂ）４を参照でき、従ってプロ
グラム部分（１）１０とプログラム部分（２）１１とを
実行できる。即ち、プログラム部分（１）１０は空間制
御部（Ａ）８と空間制御部（Ｂ）９の両方から指され、
プログラム部分（２）１１は空間制御部（Ｂ）　９から
だけ指される。

また、０８１２は中央処理装置（Ａ）１上で仮想記憶（
Ａ）３の範囲内で動作できる。即ち、０８１２は、第１
図の仮想記憶（Ａ）３と第８図の仮想記憶（Ａ）３とが
同一の大きさであるとすると、０３１２内の命令のアド
レス部やアドレスを格納する作業領域は第８図の０３１
２’　と同様である。この為、仮想記憶（Ａ）３より大
きな容量を持つ仮想記憶（Ｂ〉４のうち、仮想記憶（Ａ
）３に相当する部分を除く領域は参照できず、従って中
央処理装置（Ｂ）２上では動作できない。

仮想記憶（Ａ）３と仮想記憶（Ｂ）４における同じアド
レスは同じデータを指すものであり、例えば第２図に示
すように、仮想記憶（Ａ）３が最大１６メガ・バイト（
ＭＢ）であり、仮想記憶（Ｂ）４が最大２ギガ・バイト
（ＧＢ）であって、プログラム部分（１）１０が１００
キロ・バイト（ＫＢ）番地以下にあり、プログラム部分
（２）１１が１７メガ・バイト（ＭＢ）番地以下にある
とすると、空間制御部（Ａ）８は１６ＭＢをカバーする
大きさしかなく、空間制御部（Ｂ）９は２ＧＢをカバー
する大きさを持つ、従ってプログラム部分（２）１１は
、相当するエントリを持つ空間制御部（Ｂ）９によって
のみ参照可能である。

このような構造で、例えば、仮想記憶（Ａ）３の容量で
は足りない大きな成る一つのプログラムαを実行可能と
する為には、その一つのプログラムαをプログラム部分
（１）１０とプログラム部分（２）１１とに分け、第１
図に示したようにプログラム部分（１）１０は仮想記憶
（Ａ）３上に配置し、プログラム部分（２）１１は仮想
記憶（Ｂ）４中の仮想記憶（Ａ）３外に配置するように
すると共に、中央処理装置（Ａ）１から中央処理装置（
Ｂ）２にプログラムαの実行を移管する処理と中央処理
装置（Ｂ）２から中央処理装置（Ａ）１にプログラムα
の実行を戻す処理とを行なう処理部５．１３を設けるこ
とによって、中央処理装置（Ａ）■では使えなかった大
きな仮想記憶（Ｂ）４を一つのプログラムαが使用する
ことができる。言い換えると、０８１２が仮想記憶（Ａ
）３Ｌかアクセスできな（でも、空間制御部（Ｂ）９を
プログラムαに与えることによって、プログラムαはプ
ログラム部分（２）１１を自ら追加して０３１２よりも
更に大きな仮想記憶（Ｂ）４を使えるようになる。以下
、上記プログラムαが実行される際の動作例を説明する
。

第３図はプログラム部分（１）１０とプログラム部分（
２）１１とから構成されるプログラムαを実行する際の
制御の流れの概略を示すフローチャートである。また第
４図はプログラム部分（１）１０の内容例およびそれと
プログラム部分（２）１１との関係を示す。プログラム
部分（１）１０は２４ビツトのアドレスモードで記述さ
れ中央処理袋ｆ　（Ａ）１で実行されるルーチン（Ａ）
ＩＴと、３１ビツトのアドレスモードで記述され中央処
理装置ｆｆ１（Ｂ）２で実行されるルーチン（Ｂ）１８
を含み、ルーチン（Ａ）１７中には特殊コール（ＣＡＬ
Ｌ）命令１４が含まれ、ルーチン（Ｂ）１８には移送命
令群１９と通常のコール命令２０と特殊リターン命令１
６とが含められている。特殊コール命令１４は第５図（
ａ）に示すように命令コード１４ａとプロシージャ記述
子アドレス１４ｂとから構成され、プロシージャ記述子
アドレス１４ｂは第５図（ｂ）に示すように特殊コール
命令でコールされるルーチン（Ｂ）１８を中央処理装置
（Ａ）１で実行するのか或いは中央処理装置（Ｂ）２で
実行するのかを示す中央処理装置識別番号１４０と、エ
ントリポイントアドレス１４１とから構成される。中央
処理装置識別番号１４０は中央処理装置（Ａ）１で実行
させたいとき“０”。

中央処理装置（Ｂ）２で実行させたいとき“ｌ”になる
。なお、中央処理装置が２台の本実施例では中央処理装
置識別番号１４０はｌピントのフラグ的なもので済むが
、より多くの中央処理装置を含むシステムでは数ビツト
必要である。また、特殊リターン命令１６は第５図（ｃ
）に示すように、命令コードから構成される。

第３図に示すように０８１２は中央処理袋！　（Ａ）１
において仮想記憶（八）３上で動作を開始する（Ｓｌ）
、中央処理装置（Ａ）１はプログラムαの実行を開始す
るに当たって、０８１２の介在の下に制御部（Ａ）６と
空間制御部（Ａ）８とを生成し、プログラム部分（１）
１０を図示しない主記憶ｖｔ置にロードする（３２）、
更に、中央処理装置（Ａ）１は０８１２の介在の下に仮
想記憶（Ｂ）４のために制御部（Ｂ）７と空間制御部（
Ｂ）９とを生成する（Ｓ３）、ここで、０８１２は仮想
記憶（Ｂ）４については容量だけを管理し、参照は行な
わない０次に制御部（Ａ）６の内容を中央処理装置（Ａ
）３のハードウェアレジスタに反映し、プログラム部分
（１）１０中のルーチン（Ａ）１７の実行を中央処理袋
？＆（Ａ）１で開始させる。

ルーチン（Ａ）１７は、第４図に示したようにプログラ
ム部分（１）１０を構成する一つのルーチンであり、そ
の中に特殊コール命令１４が埋込まれている。この特殊
コール命令１４は、第５図（ａ）に示したように命令コ
ード１４ａとプロシージャ記述子アドレス１４ｂとから
構成され、プロシージャ記述子アドレス１４ｂは第５図
（ｂ）に示したように中央処理装置識別番号１４０とエ
ントリポイントアドレス１４１　とから構成されている
。そして、この場合、中央処理装置識別番号１４０は中
央処理装置（Ａ）１から中央処理装置（Ｂ）２への切換
えを示す論理“１゛が設定され、エントリポイントアド
レス１４１には、プログラム部分（１）１０を構成する
別のルーチン（Ｂ）　１８の先頭の命令のアドレスが設
定されている。

中央処理装置（Ａ）　１による実行が進み、ルーチン（
Ａ）１７の特殊コール命令１４が実行されたとすると、
中央処理装置（Ａ）１では次のような処理が処理部５で
行なわれる。

■　プログラム部分（１）１０の実行に使用した制御部
（Ａ）６を仮想記憶（Ａ）３の元の場所に退避する。

■　制御部（Ａ）６と予め組にされている（この組情報
は例えば制御部（Ａ）６中にある）制御部（Ｂ）７が制
御部（Ａ）６と同様の内容をもつように修正しく但し、
アドレス空間表示語はいじらない）、且つ、制御部（Ｂ
）７中に存する次に実行すべきアドレス情報を、特殊コ
ール命令１４で指示されたエントリポイントアドレスに
変更する。

■　戻り番地すなわち特殊コール命令１４の次の命令の
アドレスを所定のレジスタに格納する。

■　中央処理装置ｆ（Ｂ）２に対し、制御部（Ｂ）７を
実行すべき起動信号を出す。

他方、上記■による起動信号を受けた中央処理装置（Ｂ
）２では次のような処理が処理部１３で行なわれる。

■　起動信号によって指示された制御部（Ｂ）７の内容
を中央処理袋Ｗ（Ｂ）２中のハードウェアレジスタに反
映する。これにより、中央処理装置（Ｂ）２は制御部（
Ｂ）７の内容に従って、ルーチン（Ｂ）１８を指定され
たエントリポイントアドレスから実行する。

上述したような処理により、今まで中央処理装置（Ａ）
　１で実行されていたプログラム部分（１）１０の処理
が中央処理装置（Ｂ）２に引継がれることになる。

さて、中央処理装置（Ｂ）２はプログラム部分（１）１
０のルーチン（Ｂ）１Ｂの実行中、移送命令群１９の実
行によってプログラム部分（２）１１を仮想記憶（Ｂ）
４中の仮想記憶（Ａ）３外に移送する。そして、ルーチ
ン（Ｂ）１Ｂからプログラム部分（２）１１を呼出す必
要があるときは、ルーチン（Ｂ）１８に埋込まれたコー
ル命令２０を実行する。

このコール命令２０は、ルーチン（Ｂ）１８からプログ
ラム部分（２）１１の呼出しが仮想記憶（Ｂ）４上だけ
の処理であるので、第５図（ａ）に示したような特殊な
コール命令を必要とせず、従来から一般の中央処理装置
によってＣ０ＢＯＬなどの高級言語に対して準備された
通常のＣＡＬＬ命令で済む。なお、上記コール命令２０
によって実行を開始するプログラム部分（２）１１には
、データだけが設定されることもあり、命令を設定する
ことも可能である。

中央処理装置（Ｂ）２では上記コール命令２０に応答し
てプログラム部分（２）１１の実行に進み、プログラム
部分（２→１１からルーチン（Ｂ）１８へ戻る必要があ
るときは、やはり仮想記憶（Ｂ）−４上での処理で済む
ので、通常のリターン命令２１が実行される。このリタ
ーン命令２１の実行によって実行はルーチン（Ｂ）１８
のコール命令２０の次の命令に移される。

中央処理装置Ｗ（Ｂ）２の実行が進み、特殊リターン命
令１６の実行が行なわれると、中央処理装置（Ｂ）２で
は次のような処理が処理部１３で行なわれる。

■　プログラム部分（１）１０及びプログラム部分（２
）１１の実行に使用した制御部（Ｂ）７を仮想記憶（Ｂ
）４の元の場所に退避する。

■　制御部（Ｂ）７と予め組にされている（この組情報
は例えば制御部（Ｂ）７中にある）制御部（Ａ）６が退
避された制御部（Ｂ）７と同様の内容をもつように修正
する（但し、アドレス空間表示語はいじらない）。

■　中央処理装置（Ａ）１に対し、制御部（Ａ）６の実
行を再開すべき再開信号を出す。

他方、上記■による再開信号を受けた中央処理装置（Ａ
）１では次のような処理が処理部５で行なわれる。

■　再開信号によって指示された制御部（Ａ）６の内容
を中央処理装置（Ａ）１中のハードウェアレジスタに反
映する（但し、特殊コール命令１４の実行時に所定のレ
ジスタに退避したエントリポイントアドレスを制御部（
Ａ）　６中の次に実行すべきアドレスに設定した後に反
映する）、これにより、中央処理装置（Ａ）１は特殊コ
ール命令１４の次の命令から実行を再開する。

上述したような処理により、実行が中央処理装置（Ｂ）
２から中央処理装置（Ａ）１に切換えられる。

以上の動作において、プログラム部分（２）１１は直接
には０３１２の機能を使用することができない、従って
、プログラム部分（２）１１では０８１２の機能を使用
しない内容とするか、使用する場合にはプログラム部分
（１）１０のルーチン（Ａ）　１７を介在させるように
構成される。

第６図は処理部５の実施例のブロック図である。

中央処理装置（Ａ）１において特殊コール命令１４が発
行されることにより、命令レジスタ６０に特殊コール命
令１４が格納されると、デコード手段６１はプロセスロ
ールアウト実行部６３．制御部修正実行部６４．戻り情
報格納実行部６７、起動信号生成部６５を順次起動する
。プロセスロールアウト実行部６３は起動されると、ハ
ードウェアレジスタ群６２の内容を制御部（Ａ）６に戻
す。また、制御部修正実行部６４は戻された制御部（Ａ
）６の内容を制御部（Ｂ）７に反映し、制御部（Ｂ）７
を修正する。

このとき、前述したように制御部（Ｂ）７中のアドレス
空間表示語はいじらず、且つ、命令レジスタ６０から取
出したエントリポイントアドレスでもって制御部（Ｂ）
７中の次に実行すべきアドレスを変更する。また、戻り
情報格納実行部６７は特殊コール命令１４の次の命令の
アドレスをレジスタ６８に格納する。このような動作の
後、起動信号生成部６５は制御部（Ｂ）７を実行すべき
旨の起動信号を中央処理装！（Ｂ）２に送出する。

他方、中央処理装置（Ｂ）２から再開信号が送られてく
ると、適当な時期にプロセスロールイン実行部６６が起
動され、制御部（Ａ）６の内容がハードウェアレジスタ
群６２に反映され、制御部（Ａ）６の実行が再開される
。

第７図は処理部１３の実施例のブロック図である。

中央処理装置（Ｂ）２において、特殊リターン命令１６
が発行されることにより特殊リターン命令１６が命令レ
ジスタ７０に格納されると、デコード手段７１によって
プロセスロールアウト実行部７３．制御部修正実行部７
４．再開信号生成部７５が順次起動される。これに応答
し、プロセスロールアウト実行部７３はハードウェアレ
ジスタ群７２の内容を制御部（Ｂ）７に戻し、制御部修
正実行部７４はその戻された制御部（Ｂ）７の内容で制
御部（Ａ）６を修正する。このとき前述したように制御
部（Ａ）６中のアドレス空間表示語はいじらない。また
、再開信号生成部７５は制御部（Ａ）６を実行すべき旨
の再開信号を中央処理装置（Ａ）１に送出する。

他方、中央処理装置（Ａ）　１から起動信号が送られて
くると、適当な時期にプロセスロールイン実行部７６が
起動され、制御部（Ｂ）７の内容がハードウェアレジス
タ群７２に反映されて制御部（Ｂ）７の実行が開始され
る。

以上本発明の実施例について説明したが、本発明は以上
の実施例にのみ限定されず、その他各種の付加変更が可
能である０例えば、以上の実施例においては、中央処理
装置（Ｂ）２から中央処理装置（Ａ）１へ切換えるのに
、特殊リターン命令１６を使用したが、中央処理装置Ｅ
（Ａ）１から中央処理装置（Ｂ）２へ切換えるときと同
様に戻り番地と必要に応じて中央処理装置の識別番号を
持つ特殊命令を用いることもできる。しかし前述したよ
うに、特殊コール命令との間に例えば決まった番号のレ
ジスタを使うというように戻り番地と必要に応じて戻り
中央処理装置の識別番号の退避について取り決めておけ
ば、第５図（Ｃ）に示した命令コードだけで済む特殊リ
ターン命令を使用できる利点がある。また、一つのプロ
グラムα（プログラム部分（１）１０とプログラム部分
（２）１１とから構成されるプログラム）を実行するた
めに、二つの制御部（Ａ）６．制御部（Ｂ）７を設けた
が、それらを合体した一つの制御部（Ｃ）で済ませるこ
とも容易に可能である。更に、以上の実施例では、０３
１２によって中央処理装置（Ａ）１で起動されたプログ
ラム部分（１）１０が自分自身で特殊コール命令１４の
発行によって処理部５，１３の働きで中央処理装？＆（
Ｂ）２に移るようにしたが、０３１２が空間制御部（Ｂ
）９を生成した後、プログラム部分（１）１０のルーチ
ン（Ｂ）１８を中央処理装置！（Ａ）１から中央処理装
！ｆｆ１（Ｂ）２に対する指示で起動させ、中央処理装
置（Ｂ）２で動作するプログラム部分（１）１０が空間
制御部（Ｂ）９によって参照できる領域にプログラム部
分（２）１１の中身を作り、プログラム呼出しによって
プログラム部分（２）１１を実行さセることも可能であ
る。

〔発明の効果〕

以上説明したように、本発明は、容量の小さな第１の仮
想記憶をカバーする第１の空間制御部とは別に容量の大
きな第２の仮想記憶をカバーする第２の空間制御部を設
け、プログラムを実行するための制御部から第１および
第２の空間制御部を指させることによって、第１の仮想
記憶を持つ第１の中央処理装置上で上記制御部によって
上記プログラムが実行されるときは第１の空間制御部を
使用して第１仮想記憶を参照することができ且つＯ８の
機能を使用することができる。また、第２の仮想記憶を
持つ第２の中央処理装置上で上記制御部によって上記プ
ログラムが実行されるとき、第２の空間制御部を使用し
て第２の仮想記憶を参照することができる。従って、実
行すべきプログラムを第１のプログラム部分と第２のプ
ログラム部分に分け、第１のプログラム部分は第１の仮
想記憶中に配置し、第２のプログラム部分は第２の仮想
記憶中に配置し、処理部によってプログラムの実行を第
２の中央処理装置に切換え、或いは逆に第１の中央処理
装置に戻すことにより、プログラムは大きな容量の第２
の仮想記憶を使用することができる。そしてこの場合、
Ｏ３の参照範囲は仮想記憶の共通部分つまり第１の仮想
記憶内に制限されているので、Ｏ８の改造は第２の空間
制御部の管理等の僅かなもので済ませることができ、Ｏ
８の大幅な改造を行なうことなく仮想記憶容量を拡張し
たマルチプロセッサ・システムを提供することができる
効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の構成図、第２図は空間制御部の大きさの違い等を示す図、第３図
は実施例の動作説明用フローチャート、第４図はプログ
ラムαの構成説明図、第５図は特殊コール命令と特殊リターン命令の説明図、第６図は処理部５の実施例のブロック図、第７図は処理
部１３の実施例のブロック図および、第８図は従来のマ
ルチプロセッサ・システムの説明図である。図において、ｌ・・・中央処理装置（Ａ）、２・・・中央処理袋Ｗ　（Ｂ）、３・・・仮想記憶（Ａ）、４・・・仮想記憶（Ｂ）、５．１３・・・処理部、６・・・制御部（Ａ）、７・・・制御部（Ｂ）、８・・・空間制御部（Ａ）、９・・・空間制御部（Ｂ）、１０・・・プログラム部分（１）、１１・・・プログラム部分（２）、１２・・・Ｏ３（オペレーティング・システム）、１４
・・・特殊コール命令、１６・・・特殊リターン命令、１７・・・中央処理装置（Ａ）で実行されるルーチン（
Ａ）、１８・・・中央処理装置（Ｂ）で実行されるルーチン（
Ｂ）。

Claims

【特許請求の範囲】主記憶を共有する複数の中央処理装置を持つマルチプロ
セッサシステムにおいて、小さな容量の第１の仮想記憶を持つ第１の中央処理装置
と、大きな容量の第２の仮想記憶を持つ第２の中央処理装置
とを含み、前記第１の仮想記憶中には、前記第１の中央処理装置上
で動作し前記第１の仮想記憶の領域内に参照範囲が制限
されたオペレーティング・システムと、実行すべきプロ
グラムの一部を構成する第１のプログラム部分と、前記
プログラムを実行するための少なくとも一つの制御部と
、該制御部から指され前記第１の仮想記憶をカバーする
第１の空間制御部と、前記制御部から指され前記第２の
仮想記憶をカバーすると共に前記第１の空間制御部と同
一仮想アドレスは同一部分を指す第２の空間制御部とが
含められ、前記第２の仮想記憶中には、前記プログラムの他の部分
を構成する別の第２のプログラム部分が含められ、前記第１の中央処理装置から前記第２の中央処理装置に
前記プログラムの実行処理を移管し、逆に前記第２の中
央処理装置から前記第１の中央処理装置に前記プログラ
ムの実行処理を戻す処理部とを有し、異なる大きさの仮想記憶を持つ複数の中央処理装置が一
つのシステム内で稼動することを特徴とするマルチプロ
セッサシステム。