JPS63121891A - 表示メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高精細カラー表示を行なう画像表示５装置に
係り、特に条件付きでのドツト着色処理を行なうのに適
した表示メモリ回路に関するもので。

ある。

〔従来の技術〕

一般に、パーソナルコンピュータなトノように】ξ表示
メモリに１：き込まれたデータを読み出して、・陰極線
管等の表示画Ｗｉにグラフィック表示を行な・うラスタ
スキャン型の表示装置を持つコンピユー・タシステムで
は、例えば直線を表示するには、表・示メモリに直線を
表わすドツトデータを１ドツト１５ずつ書き込むソフト
ウェア処理が必要である。　。

第２図は、破線などのスタイル付ラインの表示。

例を示す図であり、予めａｌに示す８ビツトのスタ。

イル”１１１１００００　“を決めて置き、たとへば、
゛８８ドツト期で最初の４ドツトを黄色で描画、。

し、次の４ドツトは描画しないという条件を付し。

て描画した例を直線ｂＩＫ示す、このようなスタイ。

ル付うインヲクラフィック表示するためには、第。

３図に示すように赤、緑、青のそれぞれの表示メ。

モリに大枠で囲まれたデータ値を書き込む必要が５ある
。

表示メモリに１ドツトずつ書き込むンフトウェ゛ア処理
を高速にした例として特開昭５８−１８７’９９６号公
報、５８−１２５２８４号公報が知ら。

れている。　　　　　　　　　　　　　　　　　　１゜
第４図は上記公知例の表示メモリ回路のプロン・り図で
、１は、ＣＰ’Ｕ、２はデータバス、３はアト・レスバ
ス、４は表示メモリ書き込み信号線、５ば・アドレスデ
コーダ、６，７および８はそれぞれ６・原色（赤、緑、
青）に対応する表示メモリ、９は１５表示メモリ選択信
号線、１ｏは表示メモリチップ選。

折用の８ビツトのラッチであり、ＣＰＵ１は８ビ。

ットでしか薔き込みできないため、１ドツト羊位。

で曹き込みを行なうときに用いる。　１１．１２．１３
は。

それぞれの表示メモリ６．７．８に対応する８ビソトの
着色レジスタであり、その出力はそれぞれ。

の表示メモリのデータ入力に供給されている。第。

５図は第４図に示した表示メモリ６の近傍詳細図。

であり、表示メモリ７および８の詳細も第５図と。

同様である。第５図眞おいて表示メモリ６はデー”タバ
スのビット数と同数すなわち８個のＬＳＩメ。

モリチップで構成され、これらのＬＳＩはそれぞ。

れ着色レジスタ１１の各出力ピント線に接続されて゛い
る。以下、第４図および第５図における表示メ。

モＩＪ　／＝、のドツト単位の１き込み方法について説
明１０する。

ＣＰＵ１は表示するグラフィック図形の色を、。

ビット毎に、赤、緑、青それぞれ８ビツトの着色・レジ
スタ１１．１２．１３へ記録する。次に書き込みバイト
（８ビツト）内の描画したいビット位置に、描１５画可
を意味するビット値ＸＸ１　　／／を設定し、その他。

の描画しないピット位置に、描画不可を意味する。

ビット値六φ“を設定したマスクパターンを、表。

示メモリチップ選択用の８ビツトのラッチ１０に記。

録する。その後書き込むべく表示メモリのアドレ、。

・　３　・ スを、アドレスバス３に出力する。ＣＰＵ１から。

出力される表示メモリ書き込み信号線４により、。

ラッチ１０から出力信号線１４を介して表示メモリ６、
。

Ｚ８へそれぞれ供給している信号は、それぞれの。

表示メモリのチップ選択信号として使用される。′この
ため東１　〃の情報が供給されている表示メモ。

りのチップは該当着色レジスタからの色情報を書゛き込
むことが許され、電　φ〃の情報が供給されて゛いる表
示メモリのチップはすでに記憶されている。

データ値がそのまま保存されることになる。１０上記第
４．５図に示した従来例で、第２．３図・に示したスタ
イル付ラインの描画を行なう際のソ・アトウェア処理方
法を第６図にて説明する・第６・図はスタイル付ライン
の表示画面上の描画ドツト・と表示メモリ上のピット位
置との対応関係および１５マスワパターンとスタイルと
の対応関係を示して。

いる０通常、第６図の表示画面上に示したスタイ。

ル付ラインは、左下から右上の方向へＣＩ、　Ｃ２，Ｃ
３。

・・・・・・の順に１ドツトずつ描画処理を行なう。描
画。

開始ドツトＣ１を描画するためには、まず描画パイ２０
、４　。

ト内の先頭の１ドツトのみを表示メモリへ書き込゛むた
めのマスクパターンを作成する必要がある。。

よりてこの場合はマスクパターンのピット位置ｄ１゜に
デ〜り値Ｎ１“を、その他のピット位置ｄ２〜ｄＢＫ’
はデータ値繁φ”を設定したマスクパターンを作成″す
る。このマスクパターンを表示メモリチップ選。

折用の８ビツトのラッチ１０に設定することにより。

描画バイト内の先頭１ドツトのみ曹き込み処理が行なわ
れる。次にスタイルデータを調べて、ドラ。

トＣ１を描画するか否かを判定する必要がある。７１０
スワパターンの描画ピット位置ｄｍ　（ｒｎは１〜８（
７）・整数）に対応するスタイルのビット位Ｒｅｍのデ
ー・り値がＸＸ１　／／の場合はドツト書き込み処理を
行ない＼マスクパターンの描画ビット位置ｄｍに対応す
る　・スタイルのピット位置ｅｍのデータ値がムφＩの
１５場合はドツト書き込み処理を行なわない、なお、。

ドツト−ｉｔき込みをして良いと判定したら、予め作。

成したマスクパターンを表示メモリチップ選択用。

の８ビツトのラッチ１０に設定し、ドツトＣ１に対。

応する表示メモリ上のアドレス％をアドレスバろ。

６に曹き込むことにより表示メモリのｆｌのビット′位
置圧、それぞれ着色レジスタからのデータ値が。

書き込まれることになる。以下、ドツトＣ２−Ｃ１ｏ。

に対しても上記同様に処理を行なう。

第７図は、上記したスタイル付ラインの描画処。

埋をフローチャートにより表わしたものである。。

まず描画したい色情報を着色レジスタ１１．１２．１３
゜に、スタイルを所定のメモリエリアにそれぞれ設。

定する０次に描画開始ドツトのアドレスを求める。

とともに、表示メモリチップ選択用の８ビツトの１０ラ
ツチ１０に設定するマスクパターンを作成する。・スタ
イルとマスクパターンとを論理積演算した結・果、φで
ない場合は描画して良いことになるので・、マスクパタ
ーンを表示メモリチップ選択用のラッ・チ１０に設定し
、表示メモリ上の描画ドツトのアト５レスをアドレスバ
ス６へ出力する。演算結果がψ。

である場合は描画しないので、描画処理をスキッ。

プする。最後に、１ライン分の描画ドツト処理が。

終了したか否かを判定し、まだ描画ドツトが存在。

する場合は、描画アドレスおよびマスクパターン２゜を
それぞれ更新後、点線で囲まれた１ドツト描画。

処理の先頭へ制御を移し、次のドツトの描画処理。

を行なう。

〔発明が解決しようとする問題点〕

上記従来例では、表示メモリチップ選択用のう″フチ１
０の設定により、ＣＰＵ１が８ビット単位すしかアクセ
スできない場合でも、表示メモリに対゛してドツト単位
のアクセスが可能となったために゛、実線の描画処理は
高速になった。しかし破線など。

のスタイル付ラインの描画処理においては１ドツ１゜ト
描画処叩の中に、論理積演算と描画判定処理が。

行なわれるため、実線と比較して３０〜４０％もの・速
度が遅くなるという問題があった。

また、実線描画処理の高速化を保持するために・、実線
、スタイル付ラインともに別々の描画処理を１５用意し
なければならず、プログラムの規模が増大。

するという問題もあった。

そこで本発明の目的とするところは、スタイル。

付ラインの描画処理において、実線の描画処理と。

同様に高速処理を行ない、しかも実線、スタイル２゜付
ラインともに同一プログラムで動作可能となる。

表示メモリ回路を提供することにある。　　　　。

〔問題点を解決するための手段〕

上記目的は、従来から存在するアクセスしたい。

表示メモリチップを選択するためのデータ値を保″持す
るデータ線のビット数分有したラッチ回路を。

もう一つ設けて、表示メモリチップの選択をそれ。

ぞれのラッチ回路から出力されるビット単位での。

出力データ値の論理積により決定する手段を設け。

ることにより、達成される。　　　　　　　　　１゜〔
作用〕 予め新しく設けたラッチ回路にはスタイルデー。

りを設定し、従来から存在するラッチ回路には描・画ド
ツト位置を指示するマスクパターンを設定す・る、ビッ
ト単位の論理積演算回路は、ＣＰＵから１５の表示メモ
リ書き込み信号のタイミングにて上記。

各ラッチからの出力データ値を論理積演算をし、。

その結果値を該当表示メモリチップへ、それぞれ。

チップ選択信号として供給する。それによって、。

従来ソフトウェアでやっていたスタイル付ライン２゜特
有の論理積演算および描画判定処理が、上記側。

御手段に肩代わりされることになるため、実線と゛同一
プログラムで動作可能となり処理速度が高速。

になる。

〔実施例〕

以下、本発明を第１図および第８図、第９図を。

用いて詳細に説明する。第１図は本発明にょる表。

示メモリ回路の一実施例を示すブロック図であり１第４
図の従来回路と同一部分には、同一符号を記。

している、第１図において、１５は８ビツトのラッ１゜
チ、１６はラッチ１５がらの出力信号線、１７はラッ。

チ１０からの出力データ値とラッチ１５からの出力・デ
ータ値を、それぞれ対応するビット単位で論理・積を取
る８個の２人力論理積演算回路、１Ｂは論理・積演算回
路１７からの出力信号であり、表示メモ鴫５６、７．８
のそれぞれの表示メモリチップを選択する。

表示メモリチップ選択信号を示す。

第１図に示す表示メモリ回路において、ラッチ。

１０から出力されるデータ値と、ラッチ１５がら出。

力されるデータ値のそれぞれ対応するビット位置２゜の
データ値がともに気１　〃の場合、論理積演算後。

路１７からの出力信号が気１　”となり、該当表示メ。

モリチップは選択され、それぞれ着色レジスタ１１．。

１２１３からの色情報は書き込まれる。またどちら・か
一方が気φ〃となっている場合は、論理積演算゛回路１
７からの出力信号が４　φ〃′となり、該当疑・メモリ
チップは選択されず、色情報の書き込みは・行なわれな
いこと（でなる。

上記実施例で、スタイル付ラインの描画処理を・第８図
のフローチャートにて説明する。まず描６゜したい色情
報を着色レジスタ１１．１２．１３に、スタ。

イルを新しく設けたラッチ１５にそれぞれ設定する。・
次に描画開始ドツトのアドレスを求めるとともに１、描
画したいビット位置のみを描画可とするマスク。

パターンを作成する。その後、点線で囲まれた１１５ド
ツト描画処理に入り、予め作成したマスクパターンをラ
ッチ１０に設定し、表示メモリ上の描画ドツトのアドレ
スをアドレスバス６へ出力する。最後に、１ライン分の
描画ドツト処理が終了したか否かを判定し、まだ描画ド
ツトが存在する場合は、描画アドレスおよびマスクパタ
ーンを更新後、１゛ドツト描処理の先頭へ制御を移し、
次のドツト。

の描画処理を行なう。第８図のフローチャートを。

第７図の従来のフローチャートと比較すると、点線で囲
まれた１ドツト描画処理が、４ステツプか゛ら２ステツ
プに簡単化されており、明らかに処理。

全体としては、３０〜４０％高速になることが分か゛る
。その効果は、長いスタイル付ラインのように゛１ドツ
ト描画処理のループ回数が増えれば、ます“ます大きく
なる。また第８図のフローチャートは唄スタイルを全て
Ｎ１　“に設定することにまり実線。

の描画処理にも利用でき、その処理速度は従来と・変わ
らない。

第９図は、本発明実施例の表示メモリ６の近傍・詳細図
であり、表示メモリ７．８についての詳細１５もこの図
と同様である。

第９図において、ラッチ１０１５からの出力デー。

り値は、それぞれ出力信号線ｉ４．１６を介して、２゜
入力の論理積演算回路１７に接続され、論理積演算後の
出力信号１８は、ＣＰＵ１から出力される表示。

メモリ書き込み信号線４の発生のタイミングにて゛、そ
れぞれ対応する表示メモリチップの選択信号と。

して使用される。論理積演算後の出力信号がＮ１゜〃の
場合は、着色レジスタ１１．１２．１３からの出力。

データ値がそｔぞれ該当表示メモリチップに事き９込ま
れ、凧　φにの場合は、該当表示メモリチップ。

は選択されないため、書き込みは行なわれないこ。

とになる。

なお本実施例によれば、汎用ＩＣ１個と、２人。

力の論理積演算回路が８個で構成でき、原価上昇ｌＯは
極めて少ない。

〔発明の効果〕

以上説明したように本発明によれば、表示画面・にグラ
フィック表示を行なうラスタ・スキャン型・の表示装置
を持つコンピュータシステム上でのス１５タイル付ライ
ンの描画において、描画処理特有の。

スタイルとマスクパターンとの論理積演算および。

描画判定処理をハードウェア上に持たせることに。

より、処理速度が３０〜４０チ高速になるという。

効果が得られ、描画するラインが長くなるにつれ。。

て、その効果は大きいものとなり、しかも処理速。

度の高速化により、スタイル付ラインと実線の描。

画処理が同一プログラムを利用できるため、プロ。

グラムサイズが小さくなる。また本発明実施のた。

めの原価上昇は極めて少ないという効果もある。′なお
、ＣＰＵのアクセス幅８ピットの実施例に。

ついて説明したが、アクセス幅に関係なく本発明。

を実施できることは明らかである。

【図面の簡単な説明】

第１図は本発明による本発明による表示メモリ１０回路
の一実施例を示すブロック図、第２図はスタ・イル付ラ
インの表示例を示す図、第３図に対する。 表示メモリの内容を示す図、第４図は従来の表示・メモ
リ回路のブロック図、第５図は第４図の表示・メモリ乙
の周辺回路の詳細図、第６図はスタイル５付ラインの表
示画面上の描画ドツトと表示メモリ。 上のビット位置との対応関係および、マスワバタ。 −ンとスタイルとの対応関係を示す図、第７図は。 従来のスタイル付ラインの描画処理のフローチャ。 −ト、第８図は本発明実施例におけるスタイル付、。 ラインの描画処理のフローチャート、第９図は本。 発明実施例の表示メモリ乙の周辺回路の詳細図で゛ある
。 １・・・ＣＰＵ、２・・・チー　タハス、３・・・アド
レスバス；４・・・表示メモリ書き込み信号線、５・・
・アドレスデ”コーダ、６．７．Ｂ、・・・赤、緑、青
それぞれに関する表。 示メモリ、９・・・表示メモリ選択信号線、１０・・・
ラッ。 チ、　　１１．１２．１３・・・赤、緑、青そｎぞれに
対応する゛着色レジスタ、１４・・・ラッチ１０からの
出力信号線。 １５・・・ラッチ、１６・・・ラッチ１５からの出力信
号線　＋０１７・・・２人力・論理積演算回路、１８・
・・論理積演算。 後の出力信号線。 ・　１５　・ 晃　／　目 第づ凹 第４日

Claims (1)

【特許請求の範囲】
1. 中央演算処理装置と、該中央演算処理装置の複数のデー
   タ線の各線にチップ単位で接続され上記複数のデータ線
   のビット数単位でアドレス割付けされた表示メモリを複
   数系列有し、上記中央演算処理装置のデータ線に接続さ
   れた表示メモリチップをデータ線のビット数分有するラ
   ッチ回路から出力されるデータ値により個別に選択する
   表示メモリチップ選択回路と、表示メモリチップへ書き
   込むべく色情報を一時的に記憶するデータ線のビット数
   分有する着色レジスタを表示メモリの存在する系列分、
   複数個有した表示メモリ回路において、アクセスしたい
   表示メモリチップを選択するためのデータ値を保持する
   データ線のビット数分有したラッチ回路を２個設けて、
   表示メモリチップの選択を、それぞれのラッチ回路から
   出力されるビット単位の出力データ値の論理積により決
   定する表示メモリチップ選択手段を設けたことを特徴と
   する表示メモリ回路。