JPS61175049A - 印字制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １亙立１ 本発明は印字制御装置、とくに、たとえばレーザプリン
タなどの直列印字装置を制御する印字制御装置に関する
。

【釆且遣 印字文字の修飾の１つにシャドウ印字がある。

これは、たとえばボールドやゴシック字体のように太め
の字体で文字を印刷する修飾方法である。

フォントをドツトマトリクスで構成して印字するドント
マトリクス印字では、通常のフォントのトソトパターン
をフォントの横方向にずらして屯ねたド″７トパターン
を形成することによって、シャドウ印字を実現している
。

フォントメモリからラスタバッファにドツトパターンデ
ータを展開して印字する同期方式のラスタ印字装置では
、同じ主走査線すなわちラスタにおいて印字する文字の
数が多いほど、ドツトデータの転送のためにＣＰＵやＤ
ＭＡなどの処理、制御装置に過渡的に加わる負荷が増大
する。最悪の場合　ラスタバッファに完全なラスタデー
タを展開することができず、未完成なラスタデータが印
字装置に出力されることになる。これは、同一ラスタ」
二に印字できる文字の数がＣＰＵ／ＤＭＡの処理速度お
よびプリンタエンジンの印字速度に依存するためであり
、これは印字制御装置の性能を評価する際の重要な尺度
である。

このような同期方式のラスタ印字装置でシャドウ印字を
行なう場合、従来は、ラスタバッファに同一文字のドツ
トデータを数ドツトずらして展開し、これを複数回にわ
たり行なっていた。したがって、フォントメモリからフ
ァスタバッファへのドツトデータのブロック転送の回数
が増大し。

このため印字制御装置の処理速度が低下していた。

亘−一部 本発明はこのような従来技術の欠点を解消し。

処理速度の実質的な低下を伴なうことなくシャドウ印字
を行なうことのできる印字制御装置を提供することを目
的とする。

なお本明細書において、用語ｒ文字」とは、かな、漢字
、アルファベット、数字、記号などの狭義の文字を含む
のみならず、文字を形成する単位矩形領域において図形
または図形の一部を構成する図形要素、すなわち図形セ
グメントをも含む広義に解釈するものとする。また用語
「印字」とは、このような広義の文字をハードコピーと
して可視化することを意味する。

九−１ 本発明は１−記の目的を達成させるため、文字フォント
を形成するドツトデータを一時蓄積するパン７７手段と
、ラスタ走査の副走査方向のドツトデータを受けて４７
２７手段に書き込む入力手段と、バッファ手段からドツ
トデータを読み出してラスタ走査の主走査線を形成する
直列データを出力する出力手段とを有する印字制御装置
において、入力手段は、副走査方向のドツトデータをそ
れぞれ一時保持する複数のレジスタ段を有しドツトデー
タを順次受けて複数のレジスタ段の中を順次シフトさせ
るレジスタ手段と、複数のレジスタ段のそれぞれの出力
の論理和をとる論理和ゲート１段とを有し、論理和ゲー
ト手段の出力をバッファ手段に入力させることによって
文字フォントを修飾したドツトデータを形成することを
特徴と第１図を参照すると、本発明の実施例では、処理
システムを含むホスト機１０とルーザプリンタのプリン
タエンジン１２との間に印字制御装置１００が接続され
、印字制御装置１００は、ホスト機１０から文字コード
や制御コマンドを受けてそれに対応するドツトパターン
データを直列にプリンタエンジン１２へ出力する制御装
置である。

図示のように印字制御装置１００は、ホストインターｙ
　、　−ス１０２．ＣＰＵ　１０４．プログ５　ムＲＯ
Ｍ　１０Ｂ、ＲＡＭ１０８、フォントＲＯＭ　１１０．
エンジンインタフェース１１２、ラスタデータ発生器１
１４．およびＤＩＩＩＡ制御部１１Ｂを含み、これらが
システムバス、すなわちＣＰｕアドレス／データバス１
１８に共通に接続されている。

ホストインタフェース１０２は、信号線１２０によって
ホスト機１０に接続され、ホスト機１０から文字コード
、制御コード、制御コマンド、ドツトデータなどのデー
タやコマンドを受信し、また、プリンタステータスなど
の制御情報をホスト機１０に送信するインタフェース機
能を有する。　ＣＰＵ１０４およびプログラムＲＯＭ　
１０８は、プログラムＲＯＭ　１０Ｂ　（７）制御プロ
グラムに従って印字制御装置１００全体を制御、統括す
る機能を有する。　ＲＡＭ１０８は、ＣＰＵ　１０４の
ワークエリアとして使用され、たとえば文字コードやド
ツトデータを蓄積して１ペ一ジ単位で文字コードの編集
を行なうのに使用される。

フォノ）ＲＯに１１０には、文字コードに対応したアド
レスにフォントを形成するドツトパターンデータが記憶
されている０文字コードには１図形セグメントを規定す
る図形コードも含まれ、したがって、本装置は、狭義の
文字の印字ばかりでなく、任意のグラフィックの描画を
制御することができる。またフォントＲＯＭ１ｌＯには
、複数種類のフォントが記憶されている。これによって
、様々な字体の文字を形成することができる。

エンジンインタフェース１１２は、信号ｆｉ１２２ニよ
ってプリンタエンジン１２と接続され、プリンタエンジ
ン１２のステータスをチェックしたり、印字要求をエン
ジン１２に発したりするインタフェース機能を有する。

ラスタデータ発生器１１４は、データ線１２４によって
やはりプリンタエンジン１２と接続され、ページをラス
タ走査して形成される主走査線すなわちラスタに含まれ
る直列のドツトデータ、すなわちラスタデータの形にフ
ォントドツトデータを変換する回路である。　ＤＭＡ制
御部１６は、フォントＲＯＭ　１１０やＲＡＭ　１０８
からドツトデータを読み出し、ラスタデータ発生器１１
４のラスタバッファ　２０４（第２図）に編集されたペ
ージデータに基づいて任意の単位でラスタデータ発生！
１１４にブロック転送する機能を有する。

ここで、本装置によるページ編集の方法を説明する。ホ
スト機１０から文字コードを受信すると、制御コードお
よび制御コマンドに従って、ページ上での位置が算出さ
れる。この位置は、ページの水平方向すなわち主走査ラ
インと、垂直方向すなわち副走査方向Ｙで表わされ、そ
の文字コードに付加される。これとともに、その時点で
指定されているフォントの種類を規定する。フォント識
別情報もまた付加される。このフォント識別情報には、
拡大印字やシャドウ印字などの文字の修飾に関する情報
も含まれる。

垂直位置すなわち副走査の位置は、主走査ラインすなわ
ちラスタの番号で規定され、１ページで必要な主走査ラ
インの数のインデクステーブルとして表わされる。より
詳細には、同一ラスタについてホスト機ｌＯから文字コ
ードを受けると、前述のように水平位Ｍｘとフォント情
報が付加され、この文字コードがそのラスタの最終のも
の、すなわち最も新しく受信した文字コードであれば、
その文字のアドレス情報がインデクステーブルに登録さ
れる０次の文字コードを受ければ、これをリンクするた
めのアドレス情報がその直前の文字コードに付加され、
インデクステーブルの登録は次の文字のアドレス情報に
更新される。なお、ラスタの初頭の文字には、その主走
査ラインの最初の文字である旨を示す識別コードが付加
される。

こうしてインデクステーブルから、１つの主走査ライン
に関連するすべての文字コードにそのリックされている
アドレス情報に基づいてアクセスすることができる。

ところでラスタデータ発生器１１４は、第２図に示すよ
うに、ラスタバッファ制御回路２００およびタイミング
発生器２０２からなる。タイミング発生器２０２は、シ
ステムから様々なりロックや制御信号を受けてラスタバ
ッファ制御回路２００の各部を駆動するタイミング信号
を発生する回路である。

ラスタバッファ制御回路２００は、ｎ個（ｎは３以上の
整数）のラスタバッファ２０４．アドレスカウンタ２０
６およびバッファセレクタ２０８有する。ラスタバッフ
ァ２０４は、ラスタを形成するドツトデータを一時蓄積
するバッファである。各ラスタバッファ２０４は、本実
施例では第３図に示すように、ｌワード１８ビツトで４
０９８ワードの蓄積容量を有する。ここでは、この１ワ
ード１６ビツトのアクセス単位をｒドツト列」と称し、
これは、単一の水平位置における１６木のラインのドツ
トを含む。

本実施例ではｌラスタすなわち１水平走査ラインが最大
４０９６ドツトからなり、これは、たとえばＡ４判の用
紙に３００ｄｐｉ　（ドツト／インチ）の印字密度で印
字した場合の１ラスタ２４００ドツトを十分まかなうも
のである。したがって１つのラスタバッファ２０４は、
１６本の主走査ラインのドツトデータを蓄積することが
できる。

各ラスタバッファ２０４のビット位置ないしは桁、すな
わちドツトデータの水平走査方向のドツト位置は、アド
レスカウンタ２０６によって指定される。カウンタ２０
Ｂの内容は、ＣＰｕバス１１８からセットされ、クロッ
クに応動して歩進される。また、これら複数のラスタバ
ッファ２０４は、八ッファセレクタ２０８によって択一
的に選択される。

この選択は、ｔｌのバッファから１１ｎのバッファに順
次シフトし、再び港１のバッファに戻るように循環的に
行なわれる。

ＣＰＵアドレス／データバス１１８にはデータ変換器２
１０が接続され、これは、バス１１８から１ドツト列単
位でドツトデータを受け、これを目的にかなった形に変
換する処理を行なう回路である。その出力２１２は論理
和ゲー）　２１４の一方の入力２１４に接続され、後者
の出力２１Ｂはパスバッファ２１８に接続されている。

なお、以降の図において、データ線の並列ビット数がそ
の信号線と交差する斜線に関連する数字にて示されてい
る。

パスバッファ２１８の出力２２０は、ラスタバー２フア
２０４およびデータセレクタ２２２に接続されている。

パスバッファ２１８は、ラスタバッファ２０４やデータ
ラフチ２２４にドツトデータを書き込むとさの一時蓄積
回路である。ラスタバッファ２０４からの読出しデータ
線２２１は、データセレクタ２２２およびデータラッチ
２２４に接続されている。ラスタバッファ２０４からド
ツトデータが１ワ一ド１６ビツト単位で読み出されるが
、それらのうちどのビット位置すなわちライン番号のド
ツトデータ（単一ドツト）をデータセレクタ２２２から
信号線１２４に印字データＶＤＡＴＡとして出力するか
は、４ビツト計数器であるラインカウンタ２２Ｂで指定
される。

データラッチ２２４は、パスバッファ２１８のドツトデ
ータを相続く２つのラスタバッファ２０４．たとえば−
とｔｍ−１（ｍは１からｎまでの整数）のラスタバッフ
ァ２０４に転送する前に雪層−１のラスタバッファ２０
４の同じ水平位置から読み出されたドツト列データを一
時的に保持する回路である。

その出力２２８は論理和ゲート２１４の他方の入力に接
続されている。したがって、データラッチ２２４に保持
されたドツトデータはデータ変換器２１０の出力と対応
するビットごとにゲー）２１４にて論理和をとられ、こ
れがパスバッファ２１８を通してラスタバッファ２０４
に転送される。

ラスタバッファ２０４は少なくとも３個必要であり、そ
れらのうちいずれか１つは完成したラスタデータをプリ
ンタエンジン１２に出力するのに使用され、残りの相続
く２個は次のラスタデータを格納するのに使用される。

このような出力、格納を順次のラスタバッファ２０４に
ついて１つずつサイクリックに行なってゆく。

１個のラスタバッファ２０４からプリンタエンジン１２
にラスタデータを出力するのに要する時間は、主走査の
周期Ｔ　　とラスタバッファ２０４に５ＹＮＣ 含まれるライン数Ｎ（本実施例では１Ｂ）の積できまる
一定時間である。したがって完成したラスタデータが出
力されるには、この時間内に次のラスタデータが展開さ
れ、書込みを完了していなければならない。

しかも、この期間全部を次のラスタデータ展開のために
使用できるのではなく、展開に費やせるのは、１主走査
期間のうち実際にプリンタエンジン１２にラスタデータ
を出力している時間”ＬＧＡＴＥを除いた期間である。

したがって、完全なラスタデータを出力するには、（Ｔ
ＬＳＹＮＣＬＧＡＴＥ）”の時−丁 間で次のラスタデータをバッファ２０４に展開しな一般
にレーザプリンタでは−”ＬＳＹＮＣ”ＬＧＡＴＥ　”
比が３＝２程度に設定されているので、主走査周期の１
／３程度の時間が展開のために使用できる。しかし、プ
リンタエンジンの印字速度が高い場合は、主走査期間が
短いので、展開に利用可能な期間が少ない、したがって
従来方式では、所定のラスタ数Ｎで印字できる文字の数
がこれによって制限されていた・ この問題は、たとえば次の２つの方策によって解決され
る。その１つはラスタバッファ２０４の数を増すことで
ある。ラスタバッファ２０４が多くなれば、同一主走査
線に文字が集中しても、ＣＰｕ１０４やＤＭＡ制御部１
１Ｂに過渡的に負荷が集中することがない、したがって
、所定のラスタ数で印字できる文字の数を増すことがで
きる。

他の方策は、少なくとも３個のラスタバッファ２０４を
配設し、それらに対応してアドレスカウンタ２０６、デ
ータラッチ２２４．パスバッファ２１８およびデータセ
レクタ２２２をそれぞれ設けることである。こうすれば
、１つのラスタデータバッファ２０４がプリンタエンジ
ン１２にデータを出力中は、これとは独立に他の２つの
バッファ２０４が制御され、データ出力期間中の全部の
時間を他の２つのバッファ２０４へのラスタデータ展開
にさくことができる。

前述のように、ＲＡＭまたはフォントＲＯＭ１１Ｏに蓄
積されているドツトデータは、ｌワード１６ビツトを単
位として、すなわち１ドツト列を単位としてアクセスさ
れる。したがって文字フォントは、主走査方向は１ドツ
ト単位で、副走査方向は１８ライン単位で制御される。

たとえば副走査方向の長さが１８ラインを超える図形は
、そのライン数ＷをＮ（＝１８）で除した値に１を加え
た値に等しい回数に分けてラスタバッファ２０４に展開
される。

ドツトデータを展開すべき主走査位置Ｘは、アドレスカ
ウンタ２０６にシステムパス１１８からプリセットされ
る。このプリセットは、ドツトデータがＤＭＡ制御部１
１Ｂの制御によりラスタバッファ制御回路２００にブロ
ック転送される前に行なわれる。こうしてアドレスカウ
ンタ２０６にプリセットされた主走査位ｌｘから、アド
レスカウンタ２０Ｂの歩進に応動して文字の主走査の幅
だけドツト列データがブロック転送される。

文字のドツトデータを展開すべき副走査位置、すなわち
１８本のラインのいずれからドツトデータを展開すべき
かの垂直位置ｙは、データ変換器２１０に設定される。

この設定は、ドツトデータのＤＭＡ制御部１１Ｂの制御
によるブロック転送に先立って行なわれる。つまり、第
４図に示すように、システムパス１１８から受信した１
ドツト列１６ビツトのドツトデータ３００を、相続く２
つのラスタバッファ２０４にまたがる２ワード３０２お
よび３０３の３２ビツトのうちのいずれの一連の１６ビ
ツトのビット位置ｙｌにシフトすべきかがデータ変換器
２１０に設定され、こののちブロック転送が開始される
。

これまでの説明でわかるように、ラスタバッファ２０４
へのドツトデータの書込みは、相続く２つのラスタバッ
ファ２０４において、データ変換器２１０でシフトされ
た垂直方向の一連の１６ビツトの位置、すなわち１Ｂラ
インの位置に、アドレスカウンタ２０６にプリセットさ
れた水平方向のワード位置から順に行なわれる。こうし
てラスタバッファ２０４に書込まれたドツトデータは、
後に１つのラスタデータバッファ２０４ごとに順に読み
出されることになる。

より詳細には、１つの文字の１６ライン幅のドツト列デ
ータをブロック転送する前に、印字すべき文字の修飾情
報がＣＰｏ　１０４からのセレクト信号Ｃ９３とＣＰｔ
１　ＷＲストローブ信号によって設定され、印字すべき
文字の主走査位置と副走査方向のシフト量がｃｐｕ　１
０４　カＩ”＋（７）セレクト信号ＧＳ２　トＣＰＵ　
ＩＩＩＲストローブ信号によって設定される。文字のド
ツト列データは、ＣＰＵ　１０４からのセレクト信号Ｃ
ＳＩとＣＰＵ　ＷＲストローブ信号によってその文字の
幅の分だけＤＭＡ動作で連続的にラスタデータバッフγ
２０４に書き込まれる。

ＤＭＡ　動作によってラスタバッファ２０４にブロック
転送する動作は、次の４ステツプにて行なわれる。

第５図を参照して、まず、文字のドツトデータを書き込
むへき相続く２つのラスタバッファ２０４゜たとえば雲
量と霧層−１のラスタバッファ２０４のうち前のバッフ
ァ雲■−１から、そのドツト列に対応する主走査位置Ｘ
に蓄積されているドツト列データ３０４を読み出し、デ
ータラッチ２２４に保持する。データ変換器２１０の出
力２１２には、前述のように３２ラインのうちの任意の
一連の１６ラインの位置までｙｔだけシフトされたドツ
ト列データ３００の一部を含む上位１６ビツト３０２が
出力される。論理和ゲート２１４は、両人力２１２と２
２８の論理和をとってパスバッファ２１８に新たなドツ
ト列データとして出力する。

この新たなドツト列データは、先に読み出したラスタバ
フフッ参諺−１の同じワード位置３０４に書き込まれる
。これによってラスタバッファ２０４の主走査位置Ｘに
は、システムバス１１８からブロック転送されたドツト
列３００の一部を副走査位置ｙ以降に含むｌワードが書
き込まれたことになる。

同様にして、同じ主走査位置Ｘについて、後のバッファ
雲■から、そのワード位置に蓄積されているドツト列デ
ータ３０６を読み出し、データラッチ２２４に保持する
。データ変換器２１０の出力２１２には、前述のように
３２ラインのうちの任意の一連のＩＢラインにシフトさ
れたドツト列データ３００の一部を含む下位ＩＢビット
３０３が出力される。論理和ゲート２１４は、両人力２
１２と２２８の論理和をとってパスバッファ２１８に新
たなドツト列データとして出力する。

この新たなドツト列データは、先に読み出したラスタバ
ッファ雲腸の同じワード位置３０６に書き込まれる。

このようなドツトデータ操作により、文字フォントを多
重に重ねたドツトデータを形成することができる。また
、その主走査および副走査の位置（Ｘ４）は、ドツト単
位で設定することができる。

こうしてラスタバッファ２０４に蓄積されたドツトデー
タは、次のようにしてプリンタエンジン１２に印字デー
タＶＤＡＴＡとして出力される。

有効な主走査期間を規定する信号Ｔ　　が有意ＧＡＴＥ である間、タイミング発生器２０２はアドレスカウンタ
２０６をドツト同期クロックＶＣＬＫにて歩進させる。

バッファセレクタ２０８で指定されたラスタバッファ２
０４からは、この歩道に応動して１ドツト列１６ビツト
単位でドツトデータがデータセレクタ２２２に読み出さ
れる。たとえば雪層−１のラスタバッファ２０４が選択
されていれば、アドレスカウンタ２０６で主走査位置Ｘ
が指定されるとワード３０４がアクセスされる（第５図
）。

タイミング発生器２０２は、主走査ラインの同期信号Ｌ
ＳＹＮＧに応動してラインカウンタ２２６歩進させる。

そこで、ラインカウンタ２２６の計数値がそのとき副走
査位置ｙを示していると、データセレクタ２２２に読み
出された１６ビツト３０４のうちのビット位置ｙ１にあ
るビットがＶＤＡＴＡとして出力線１２４に出力される
。すなわち、主走査および副走査位置（ｘ、ｙ）の１ド
ツトがプリンタエンジン１２に出力されたことになる。

たとえばＡ４判の用紙に３００ｄｐｉの画素密度で印字
する場合、主走査方向のドツト数は２４００ドツトで十
分である。したがって、２４００ドツトｘｌＢラインの
有効ライン主走査期間で、１つのラスタバッファ２０４
に含まれるドツトデータが印字データＶ［１ＡＴＡとし
て出力されることになる。

なお、主走査ライン番号がそのラスタバッファ２０４で
の最終ライン、すなわち１６ビツト桁を示しているとき
は、そのラスタバッファ２０４に保持されているドツト
データがすべて出力されたことになる。したがって、ラ
スタバッファ２０４から最終ワードを読み出したときは
、同じアドレスでｒＱＪすなわち白レベルのデータを書
き込み、その内容をクリアさせる。これは、データラッ
チ２２４およびデータ変換器２１０を非動作状態とする
ことによって行なわれる。これによってそのラスタバッ
ファ２０４は、次のドツトデータの展開に備えることが
できる。

こうして、ラスタバッファ２０４へのデータの書込みは
、一連の２つのラスタバッファ２０４について行なわれ
、これを順次１つずつシフトさせる。

したがって、１つのラスタバッファ２０４についてみれ
ば、ドツトデータを２回更新して完成したドツトデータ
を含むことになる。こうして１つのラスタバッファ２０
４．たとえば雪層−１のラスタバッファのドツトデータ
が完成すると、適当な走査タイミングで各ドツト列（た
とえば３０４）が順次読み出され、そのうちの１ドツト
がプリンタエンジン１２に出力される。このような走査
を順次各ドツト列について繰り返し、ラスタバッファ２
０４を順次シフトさせることによってドツトデータが直
列に信号線１２４から出力される。

シャドウ印字を行なう実施例では、データ変換器２１０
は第６図に一例を示すように構成される。

シャドウ印字は１文字フォントを水平方向に数ドツトず
らしたドツトデータを作成し、重ね印字を同様の効果を
生じさせることによって太め処理を行なう、しかし従来
の方式では、同一主走査線において印字する文字が多い
ほどＣＰＵ／ＤＭＡに加わる負荷が増し、限定された本
数のラスタ内において印字できる文字の数に制限がある
場合、不利になってしまう。

そこで本実施例では、データ変換器２１０として第６図
に示す構成のものを用い、ＣＰｏ　１０４やＤＩＩＩＡ
制御部１１Ｂの負荷を増すことなくシャドウ印字を実現
している。データ変換器２１０は、本実施例では、縦続
接続された３つのＩＢビットレジスタ４００゜４０２お
よび４０４と、論理和ゲート４０６と、データセレクタ
４０８を有する。

レジスタ４００の入力には、システムバス１１８からＩ
Ｂビットのドツト列データが入力される。各レジスタ４
Ｑ（１，４０２および４０４は、前述のように主走査位
置および副走査方向のシフト量を設定するとき、ＣＰＵ
　１０４　カラ（１）セレノ）信号Ｃ５２トｃＰＵ　’
ＩＩＲストローブ信号でクリアされ、また、セレクト信
号Ｃ９ＩとＣＰＵ　ＷＲストローブ信号でクロック駆動
される。各レジスタの出力４１０．４１２および４１４
は論理和ゲート４０Ｂにも入力される。データセレクタ
４０８は、前述のフォント識別情報に応じた選択信号に
ＯＤに応動して論理和ゲー）　４０８の出力４１Ｂおよ
び第１段のレジスタ４００の出力４１０のいずれかを選
択し、出力４１８に出力する回路である。この出力２１
８は、第２図に示す論理和回路２１４の入力２１２に接
続されるように構成してもよい、また、入力は、初段の
レジスタ４００の出力４１０からではなくバス１１８か
ら直接得るようにしてもよい。

シャドウ印字でない通常の印字の場合、データセレクタ
４０８は、ドツトデータのブロック転送のまえに、入力
４１０を出力２１２に接続するように設定される。バス
１１８から受けた１６ビツトのドツト列データは、レジ
スタ４００を通してその出力４１Ｏからデータセレクタ
４０８に入力され、データセレクタ４０８の出力２１２
へ出力される。

シャドウ印字の場合、データセレクタ４０８は、ドツト
データのブロック転送のまえに、入力４１Ｂを出力２１
２に接続するように設定される。バス１１８から受けた
１６ビツトのドツト列データは、レジスタ４００．４０
２および４０４を通して順次歩進される。この歩進とと
もにＣＰｕバス１１８からは、順次ドツトデータをブロ
ック転送に・て受け、これらがレジスタ４００．４０２
および４０４を通して同様に順次歩進される。各段の出
力４１０．４１２および４１４の論理和が論理和ゲー）
４０Ｂにおいてとられる。その論理和出力４１Ｂがデー
タセレクタ４０８に入力され、データセレクタ４０日の
出力２１２へ出力される。こうして本実施例では、３段
のレジスタ４００゜４０２および４０４が設けられてい
るので、水平方向に３ドツト分重ね処理されたドツトデ
ータがデータセレクタ４０８の出力４１８に順次出力さ
れる。

第７図を参照すると、ドツトデータを副走査方向に拡大
する機能を有するデータ変換器２１０の構成例が示され
ている゛、データ変換器２１０は、２つのデータセレク
タ４３０および４３４と、データシフタ４３２とを有す
る。データセレクタ４３０は、ドツト列データを副走査
方向に拡大する機能を有する。その副走査方向の拡大率
は制御信号ｖｗＯおよびｖｗｌによって２進数で規定さ
れる。１８ドツト列のデータ中において選択すべき上下
のバイトは制御信号ＨＢによって、また各バイトにおけ
る上下のニブルは制御信号ＨＮによって設定される。デ
ータセレクタ４３０の入力４３Ｂは、システムパス１１
８または第６図に示すデータセレクタ４０８の出力４１
８に接続される。後者の接続方法の場合、このデータ変
換器２１０はシャドウ印字機能と拡大機能の両方を有す
る。

データシフタ４３２は、データセレクタ４３０のＩＢビ
ット出力４３Ｂを受け、第４図を参照して前述したよう
に、その１８ビツト列３００を３２ラインの任意のライ
ン位１ｔｔｌにシフトさせるデータシフト機能を有する
。そのシフト量は、最大１８ライン分であるが、制御線
ＳＯ〜Ｓ３にて設定される。データシフタ４３２の出力
４４０は、３２ビット並列出力であり、データセレクタ
４３４は、これを受けてその上位ワード１６ビツト３０
２および下位ワード１８ビツト３０３のいずれかを出力
２１２に出力する選択回路である。その選択は選択信号
Ｈ１ｌｌによる０本実施例では、出力２１２が論理和回
路２１４（第２図）に入力されるように構成されている
が、データセレクタ４３０の入力４３Ｂをシステムバス
１１８に接続する構成の場合は、データセレクタ４３４
（第６図）の出力をレジスタ４００の入力に接続するよ
うに構成してもよい。

データセレクタ４３０の拡大操作は、第１０図に示すよ
うに、次のようにして制御される。たとえば拡大率１、
すなわち等倍の場合、制御信号Ｖ！１１１゜ＶＷＯは「
００」であり、データセレクタ４３０によって１８ピツ
）ＤＯ〜０１５全部が選択される。なお同図においてｒ
ＸＪはドントケアビットを示す。

拡大率２の場合、制御信号ＶＷＩ、　ＶＷＯは「０１」
テあり、データセレクタ４３０によって、信号ＨＢが「
０」のときは下位８ビツトが選択され、「１」のときは
上位８ビツトが選択される。その際、入力ドツト列の各
ビットがそれぞれ２つの同じビットとして形成される。

すなわち同じドツトがコピーされる。したがって出力４
３Ｂには、信号ＨＢが「０」のときはＤＯ〜Ｄ７が２ビ
ツトずつ同じビットで出力され、「１」のときはＤ８〜
Ｄ１５が２ビツトずつ同じビットで出力される。

同様にして拡大率３の場合、制御信号ＶＷＩ、　ＶＷＯ
は「１０」であり、データセレクタ４３０によって、信
号ＨＢおよびＨＮに応じて４ドツトずつ選択される。そ
の際、入力ドツト列の各ビットがそれぞれ３つのビット
とされ、１２ビツトとして上位方向にシフトされる。し
たがって出力４３８には、信号ＨＢが「０」で信号ＩＮ
がｒＱＪのときはＤＯ〜Ｄ３が３ビツトずつ同じビット
で出力され、最下位の４ビツトは「０」すなわち自レベ
ルとされる。同様にして他のビット０４〜Ｄ？、　０８
〜［１１１および０１２〜０１５も３ビツトずつ同じド
ツトで出力され、最下位の４ビツトはｒＯＪとされる。

同様にして拡大率４の場合、制御信号ｖｗｔ、　ｖｗ。

は「１１」であり、データセレクタ４３０によって、信
号ＨＢおよびＩＮに応じて３ドツトずつ選択され。

入力ドツト列の各ビットがそれぞれ４つのビットとされ
る。したがって出力４３日には１．ドー、トデータＤθ
〜０３．０４〜０７．０８〜Ｄｌｌおよび０１２〜０１
５が４ビツトずつ同じドツトで出力される。このように
して、副走査方向の拡大は１本実施例では等倍、２倍、
３倍および４倍の拡大率で制御されところで主走査方向
の拡大は、アドレスカウンタ２０６の歩進クロックを拡
大率に応じて制御することによって行なわれる。まず、
システムバス１１８からブロック転送によって受は取っ
たドツト列データがラスタバッファ２０４のある水平位
置に書き込まれる０次に、アドレスカウンタ２０６の歩
進に応動して、同じドツト列データが拡大率の数から１
を減じた値に等しい回数だけブロック転送され、ラスタ
バッファ２０４の次の水平位置からその同じ数の水平位
置にわたって順次書き込まれる。アドレスカウンタ２０
６が拡大率に応じた数だけ歩進すると、次のドツト列デ
ータがブロック転送され、ラスタバッファ２０４の次の
水平方向の位置に書き込まれる。

これかられかるように、アドレスカウンタ２０Ｂは、拡
大率の値に等しい回数だけ歩進して、ラスタバッファ２
０４のとびとびの水平位置にスキップしてドツト列デー
タがブロック転送され書き込まれるが、その間、アドレ
スカウンタ２０６が順次歩進するにつれ、同じドツトデ
ータが拡大率の値に等しい回数だけブロック転送され、
ラスタバッファ２０４のこのとびとびの水平位置の間の
水平位置を順次環める形で書き込まれる。

このようにアドレスカウンタ２０Ｂを歩進させるクロッ
クは、第８図に示すパルス発生器４５０によって作成さ
れる。パルス発生器４５０は、タイミング発生器２０２
に含まれ、セレクト信号Ｃ８１とＣＰＵ　ＷＲストロー
ブ信号によって選択される。パルス発生器４５０は、Ｃ
ＰＵ　ＷＲストローブ信号の周波数より十分に高い周波
数のクロックＣＬＫを計数し、水平方向の拡大倍率を規
定する信号ＨＷＯおよびＨｌｌｌに応じた数の歩進クロ
ックを出力４５２に出力する。セレクト信号ＣＳＩとＣ
ＰＵ　ＷＲストローブ信号によってパルス発生器４５０
が１回選択されたとき、その出力４５２に発生する歩進
クロックの数は、第９図の真理値表に示すとおりである
。この歩進クロックがアドレスカウンタ２０Ｂを歩進さ
せる。

一例として、主副走査とも３倍の拡大印字の場合を第１
表に示す。

第１表かられかるように、３倍の場合はシフト量が変化
する。しかし２倍、４倍など偶数倍の場合は変化しない
、他の場合も同様である。

データシフタ４３２は、４ビツト５ＯＮＳ３でシフト量
が規定され、最大１６ライン分までデータシフトを行な
うことができる。このシフトデータは、主走査方向のド
ツト位置を設定するときにレジスタにセットされる。第
１１図に示すように、ドツト列データＤθ〜０１５が設
定シフト量だけシフトされ、ＤＯ〜０３１の３２ビツト
データとして出力４４０に出力される。これはデータセ
レクタ４３４にて、上位１８ピツ）ＨＷおよび下位１６
ビツ）ＬＷのいずれかが信号）ＩＷに応じて交互に選択
され、出力２１２に出力される。

これかられかるように、シフト量が０のときは下位ワー
ドＬＷの全ビットが「Ｏ」すなわち白ドツト、またシフ
ト量がＩＢラインのときは上位ワードＨＷの全ビットが
「０」となる、なお、出力４４０の３２ビツトのうち元
の１６ビツトのドツト列データＤＯ〜０１５がシフトさ
れた部分以外のビットは「０」にセットされる。

なお本発明を印字装置に適用した実施例について説明し
たが、本発明は、文字をソフトコピーとして可視−表示
する表示装置にも有利に適用され第１人 工ショ１４Ｚ担遣Ｌｕ雌１ｖＷｌｖ％１０ＨＢ！！！Ｈ
１ｌｌＩＨＷＯ第１回目　　Ｙ　　　　　Ｘ　　　　　
１０００１０２　　　　　　　Ｙ　　　　　　ｘ＋ｔ　
　　　　１０００１０３　　　　　　　Ｙ　　　　　　
Ｘ＋２　　　　１０００１０４　　　　　　Ｙ−４Ｘ　
　　　　　１００１１０５　　　　　　　Ｙ−４Ｘ＋１
　　　　１００１１０６　　　　　　　Ｙ−４Ｘ＋２　
　　　１００１１０７　　　　　　　Ｙ−８Ｘ　　　　
　　１０１０１０８　　　　　　　Ｙ−８、ｘ＋１１　
０　１　０　１　０９　　　　　　　Ｙ−８Ｘ＋２　　
　　１０１０１０１０　　　　　　　Ｙ−１２Ｘ　　　
　　　１０１１１０１１　　　　　　　Ｙ−１２Ｘ＋１
　　　　１　０　１　１　１　０勉−一部 本発明によれば、順次受信したドツトデータを複数のレ
ジスタ段中に順次シフトさせ、各段の論理和をとること
によって重ね印字のドツトデータが形成される。したが
って、処理速度の実質的な低下を伴なうことなくシャド
ウ印字を行なうことができる。

【図面の簡単な説明】

第１図は本発明による印字制御装置の実施例を示す概略
ブロック図・ 第２図は、第１図に示す実施例におけるラスタバッファ
制御回路の構成例を示すブロック図、第３図は、第２図
に示すラスタバッファのマツプ構成を示す説明図。 第４図および第５図は、第２図に示すラスタバッファ制
御回路の動作を説明するための説明図、 第６図は、第２図に示すデータ変換器の構成例を示すブ
ロック図、 第７図は、第２図に示すデータ変換器の他の構成例を示
すブロック図・ 第８図は、第２図に示すタイミング発生器の構成の一部
を示すブロック図、 第９図は、第８図に示すパルス発生器の真理値表を示す
図。 第１０図は、第７図に示すデータ変換器における文字の
拡大動作を説明するための説明図、第１１図は、第７図
に示すデータ変換器におけるドツトデータのシフト動作
を説明するための説明図である。 ＰＩ７　、−のう １１４、、、ラスタデータ発生器 ２０２、、、タイミング発生器 ２０４、、、ラスタバッファ ２０Ｂ、、、アドレスカウンタ ２０８、、、バッファセレクタ ２１０、、、データ変換器 ２２２．４０８．データセレクタ ４００．４０２．レジスタ ４０Ｂ、、、論理和ゲート ４３０．４３４．データセレクタ ４３２、、、データシフタ

Claims (1)

1. 【特許請求の範囲】 １、文字フォントを形成するドットデータを一時蓄積す
   るバッファ手段と、 ラスタ走査の副走査方向のドットデータを受けて前記バ
   ッファ手段に書き込む入力手段と、前記バッファ手段か
   らドットデータを読み出してラスタ走査の主走査線を形
   成する直列データを出力する出力手段とを有する印字制
   御装置において、 前記入力手段は、 前記副走査方向のドットデータをそれぞれ一時保持する
   複数のレジスタ段を有し該ドットデータを順次受けて該
   複数のレジスタ段の中を順次シフトさせるレジスタ手段
   と、 該複数のレジスタ段のそれぞれの出力の論理和をとる論
   理和ゲート手段とを有し、 該論理和ゲート手段の出力を前記バッファ手段に入力さ
   せることによって文字フォントを修飾したドットデータ
   を形成することを特徴とする印字制御装置。 ２、特許請求の範囲第１項記載の装置において、前記入
   力手段は、前記論理和ゲート手段の出力と前記複数のレ
   ジスタ段のうちの最初の段の出力とを択一的に選択して
   前記バッファ手段に入力させる選択手段を含むことを特
   徴とする印字制御装置。