JPS63110775A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体を用いた電界効果トランジスタ（
ＦＥＴ）の製造方法に係り、特に、同一基板上にエンハ
ンスメント型とディプレッション型のＦＥＴを作製する
のに適した製造方法に関する。

〔従来の技術〕

ＧａＡｓとＧａＡＦ、Ａｓへテロ接合を利用した電界効
果トランジスタ（ＦＥＴ）において、同一基板上にエン
ハンスメント形とディプレッション形のＦＥＴを形成す
る方法が、従来、特開昭５９−１７８７７６号公報に示
されている。この方法を第２図に示す。まず、半絶縁性
Ｇ　ａ　Ａ　ｓ基板２１上に、アンドープＧａＡｓ２２
．Ｓ　ｉドープＡＱＧａＡｓ２３、ＢｅドープＧａＡｓ
２４の順に分子線エピタキシー法（ＭＦＳＥ法）により
、それぞれ厚さ０．６μｍ。

３５０人および１５００人積層し、次に、Ｔｉ。

Ｐｔ、Ａｕの順に真空蒸着して、エンハンスメント形Ｆ
　Ｅ　Ｔ　（ＥＦＩＥＴ）のゲート電極２５を形成する
。

次いで、このゲート電極２５をマスクとして、二塩化二
ふつ化炭素（ＣＣＵ　、２Ｆ２）とＨｅの等容混合ガス
を用いたりアクティブイオンエツチングにより最上層の
ＢｅドープＧ　ａ　Ａ　ｓ層２４をゲート電極２５の下
部を除いて選択的に除去する。次いで、この基板上にデ
プレッション形ＦＥＴ　（ＤＦＥＴ）のゲート電極形成
領域を表出するレジストバタンを形成し、蒸着法により
、Ｔ　ｘ　ＨＰ　ｔ　ｔ　Ａ　ｕの順に三層膜を形成し
、リフトオフを行って、ＳｉドープＡ　Ｑ　ＧａＡｓｍ
　２３上にＤＦＥＴのショットキゲート２６を形成する
。次いで、この基板上に、ソース、ドレイン電極形成用
のレジストパタンを形成し、蒸着法により、ＡｕＧ５／
Ａｕよりなる二層構造の金属膜を形成し、リフトオフを
行った後、合金化処理をして、ソース電極、及びドレイ
ン電極が形成され、ＤＦＥＴ２８．ＥＦＥＴ２９が同一
基板上に完成する。

〔発明が解決しようとする問題点〕

上記従来技術においては、リアクティブイオンエツチン
グの工程で、Ｇ　ａ　Ａ　ｓのみを選択エツチングした
後、エピタキシャル膜表面にはダメージが発生し、ＤＦ
ＥＴ用ゲート金属と、エピタキシャル膜とのショットキ
特性が不良になる可能性がある。リアクティブイオンエ
ツチングの後、ゲート金属を蒸着する前に、ダメージを
受けた層をウェットエツチングにより除去すれば、通常
、良好なるショットキ特性を持ったゲート電極を形成で
きるが、ウェットエツチングでは、エピタキシャル膜の
除去速度に関して制御性が悪く、ｒ）ＦＥＴの閾値電圧
を精度よく決められない。

本発明の目的は、上述の課題にかんがみ、同一基板上に
、ＥＦＥＴ及びｌ）　Ｆ　Ｅ　Ｔを形成する方法を提供
することにある。

〔問題点を解決するための手段〕

上記目的を達成するための本発明の構成は、選択エピタ
キシャル法を用いて、ＥＦＥＴ及び１）ＦＴ７．７に適
したエピタキシャル膜の形成を行うことを特徴とする。

Ｇ　ａ　Ａ　ｓの選択エピタキシャル法をＦＥＴ形成に
適用した公知例としては、「第３３回応用物理学関係連
合講演会講演予稿集Ｐ、６５０　講演番号４ｐ−Ｔ−５
昭和６１年４月１日〜４日　於二「Ｊ本大学生産工学部
」があり、上記公知例は、有機金属熱分解法（ＭＯＣＶ
Ｄ法）により１ＭＥＳＦＥＴ（７）　”／−ス、ドレイ
ン領域にｎ形Ｇ　ａ　Ａ　ｓを形成する方法である。

〔作用〕

選択エピタキシャル法によろＥＦＥＴ、ＤＦＥＴの形成
法を第１図を用いて説明する６第１図（、）、まず、半
絶縁性Ｇ　ａ　Ａ　ｓ基板１上にＭＯＣＶＤ法により、
アンドープＧ　ａ　Ａ　ｓ　２、Ｓｉドープｎ形ＡＱＧ
ａＡｓ　３の順にそれぞれ厚さ１μｍおよび５００人エ
ピタキシャル成長させる。次に、ＣＶＤ法により、Ｓｉ
Ｏ２を５００人堆積し、フォトリソグラフィーとウェッ
トエツチングにより５ｉＯｚマスク４を形成する。第１
図（ｂ）今度は減圧下のＭＯＣＶＤ法により、Ｓｉドー
プｎ十形Ｇ　ａ　Ａ　ｓ　５を厚さ２００人エピタキシ
ャル成長させる。この時、Ｓｉ○２マスク４を除いた部
分にのみＧ１Ａｓは選択的にエピタキシャル成長する。

第１図（Ｃ）、次にＣＶＤ法により、ＳｉＯ２膜を厚さ
０．５μｍＪＴＡ積し、フォトレジストを１μｍ塗布後
パターニングし、エツチングによりオーミック電極形成
用の５ｉＯｚパタン６およびレジストパタン７を形成す
る。第１図（ｄ）その後、真空蒸着法により、オーミッ
ク電極用金属を被着し、リフトオフ後、合金化加熱を行
って、オーミック電極８を形成する。第１図（ｅ）再び
フォトレジストを１μｍ塗布し、パターニング後、５ｉ
Ｏｚ６を部分エツチングして、ゲート電極形成用穴を設
ける。第１図（ｆ）再び真空蒸着法によりゲート電極用
金属を被着し、リフトオフ法によりゲート電極】、０及
び１】を形成する。以上の工程により、ｎ十形Ｇ　ａ　
Ａ　ｓ　５を成長させなかった部分にＥＦＥＴをｎ十形
Ｇ　ａ　Ａ　ｓを成長させた部分にＤＦＥＴを形成でき
る。本発明では、従来例のように、ＧａＡｓ（又はＡＱ
ＧａＡｓ）をエツチングせずに同一基板上にＥＦＥＴ及
びＤＦｒ！Ｔを作製できるので、ドライエツチングによ
るＧａＡｓ表面のダメージ、又、ウェットエツチングに
よるエツチング速度の制御性の悪さを避けろことができ
るので、ゲート電極のショットキー特性が良好でかつ、
しきい値電圧のばらつきの少ないＥＦＥＴ及びｒ）ＦＥ
Ｔが作笑できる。

〔実施例〕

以下、本発明の詳細な説明する。

実施例１ 半絶縁性Ｇ　ａＡ　ｓ基板１上にアンドープＧａＡｓ２
゜Ｓｉをドープしたｎ形Ｇ　ａ　０．７Ａ　ｎ　ｏ、ｓ
Ａ　ｓ　３の順に減圧ＭＯＣＶＤ法によりそれぞれ０．
５　μｍおよび３００人エピタキシャル成長させる。こ
こで、ｎ形Ｇ　ａ　Ｏ，？Ａ　２０．３Ａ　＄　３にド
ープしたＳｉの濃度ハ２　Ｘ　１０　”ｃｓ−”　テあ
る。また、減圧ＭＯＣＶＤ法における圧力は１５０Ｔｏ
ｒｒである。次に、上記Ｇ　ａ　０．７Ａ　Ｑ　ｏ、ｓ
Ａ　ｓ上に常圧ＣＶＤ法により、５ｉＯｚ膜を５００人
堆積し、フォトリソグラフィー法により５ｉＯ２）ｌ！
！をパターニングして、選択エピタキシャル成長用のマ
スク４を形成する。

次に、減圧ＭＯＣＶＩ）法により、Ｓｉをドープしたｎ
十形のＧ　ａ　Ａ　ｓ　５をエピタキシャル成長させる
。

この時、５ｉＯｚマスク４上にはＧ　ａ　Ａ　ｓは成長
せず、ｎ形Ｇ　ａ　０．７Ａ　Ｑ　ｏ、ａＡ　ｓが露出
した表面上にのみ成長する。以上の工程は第１図（ａ）
および（ｂ）で示される。次に、再び常圧ＣＶＤ法によ
りＳｔ、（ｌｚ膜を０．５μｍ堆積し、フォトレジスト
を１μｍ塗布後、パターニングし、ウェットエツチング
により５ｉＯｚパタン６を形成する。ここで。

５ｉ（ｈを部分的に除去した部分には、Ａ　ｕ　Ｇ　ｅ
　ＨＮ　ｉ　Ａ　１３の順に６００人、３００人、２５
００人の厚さで蒸若し、リフトオフ後Ｎ２ガス中で４５
０℃、２分間の合金化処理を行い、オー１１性電極８と
する。以上の工程は（ｃ）および（ｄ）で示される。次
に、上記工程を終だ基板上に、フォトレジストを１μｍ
塗布し、パターニングの後、Ｓ　ｉ　Ｏｚ　６および４
の一部をドライエツチングとウェットエツチングにより
除去し、ゲート金属蒸着用の穴を設ける。１図（ｃ）に
示す断面図がこの工程を経たもので、最後に、Ｔｉ、Ｐ
ｔ、Ａｕの順に３００人、３００人、２０００人の厚す
テ蒸着し、リフトオフした状態を（ｆ）に示す。ここで
、ゲーｈ電ＦＭ１．０および１１の部分に形成されたＦ
ＥＴのしきい値電圧はそれぞれ、−１，ＯＶおよび＋〇
、３Ｖ　であったことから、ＤＦＥＴとＥＦＥＴが同時
に形成されたことになる。

上記実施例においては、選択エピタキシャル成長法とし
て、減圧ＭＯＣＶＤ法を用いたが、■族有機金属原料を
用いるガスソースＭＢＥ法によっても同様な選択成長を
行うことができる。

実施例２ 今度は、ＩｎＰとＩｎＧａＡｓのへテロ接合を利用した
ＦＥＴの場合について、本発明を適用した例を説明する
。第３図は本発明の実施例２を説明するための概略を示
すものである。まず、半絶縁性ＩｎＰ基板３１上にＳｉ
ドープのｎ◆ＩｎＰ３２、ノンドープＩ　ｎ　ｏ、ａｇ
Ｇ　ａ　０．４７Ａ　Ｓ　３３の順にＭＯＣＶＩ３法に
よりそれぞれ０．２μｍおよび０．５μｍの厚さでエピ
タキシャル成長する。ここでＳｉドープｎ＋　　Ｉ　ｎ
　Ｐ　３２におけるドーピング濃度は３　Ｘ　１０１６
ｙ−”である。エピタキシャル成長後ＣＶＴ）法により
Ｓ　ｉ　Ｏｘを厚さ５００人堆積さ”せ、フォトリソグ
ラフィー法により上記５ｊＯｚを加工して、５ｉＯｚパ
タン３５を形成する（第３図（ａ））、次に再びＭＯＣ
ＶＤ法により、ｎ形Ｉ　ｎ　Ｏ，Ｒ２Ｏａ　Ｑ、４７Ａ
　Ｎ３６を厚さ０．１　μｍエピタキシャル成長させる
。この時、５ｉＯｚ３５の部分には、Ｉ　ｎ　ｏ、ｌ５
ｓＧ　ａ　Ｏ，４７Ａ　Ｓは成長しないので選択的なエ
ピタキシャル成長が行われる。次に再びＣＶＤ’／Ａに
よりＳ　ｉ　０２３７を厚さ０．５μｍ堆積する（第３
１閾（ｂ））。今堆積した５Ｘ０２；３７をフォトリソ
グラフィー法とウェットエツチング法により部分的にエ
ツチングし、Ａ　１１　Ｇ　ｅ　。

Ｎ　；−、Ａ　ｕの順に、真空蒸着し、リフトオフの後
、４５０℃のＮ２ガス中で３分間合金化処理を行い、オ
ーム性電極３８及び合金化領域３９を形成する（第３図
（Ｃ））。前記工程で残った５ｉ（ｌｚ３７の部分にフ
ォトリソグラフィー法とウェットエツチング法によりゲ
ート金属被着用の穴を形成し、ＡＱを真空蒸着し、リフ
トオフすることにより、ＥＦＥＴ、ｒ）ＦＥＴ用のゲー
ト電極４１および４０が形成される（第７３図（ｄ））
。

実施例；３ 今度はイオン注入と選択エピタキシャル成長とを組み合
わせＥ　Ｆ　Ｅ　Ｔ　ｉ　ＯＯとＤＦＥＴ２００の製造
工程について述べる。第４図は本杭の概略を示すもので
ある。まず第４図（ａ）に示すように半絶縁性Ｇ５Ａｓ
基板１上に５ｉＯｚ膜４３をｃｖｎ法により５００人堆
積し、この５ｉＯｚ膜を通してＳｉイオンを加速電圧１
２５　ｋ　ｅＶで１×ＩＱ１２ｍ−２注入する。その後
、Ｓｉイオン注入層４２のダメージを除くため８００℃
で２０分間アニールを行う。アニールのあと、表面の５
ｉＯｚ［４３を部分的にエツチングして、Ｓｉ○２マス
ク４５を形成する。次に、有機金属トリメチルカリウム
（Ｔ　Ｍ　Ｇ　）とアルシン（ＡｓＨａ）を原料に用い
たガスソース分子線エピタキシー法により、Ｓｌドープ
のｎ形Ｇ　ａ　Ａ　ｓエピタキシャル膜４４を選択的に
成長させる（第４図（ｂ））。再び５ｉ（ｈを厚さ０　
、５１ｔ　ｍ　ＣＶ　Ｄ法で堆積し、５ｉＯｚ膜の一部
をフォトリソグラフィーとウェットエツチングにより除
去し、ＡｕＧｅ：Ａｕの順に真空蒸着、リフトオフの後
、４２０℃２分間の合金化処理により、オーム性電極４
７を形成する（第４図（Ｃ））。

その後再び、ＳｉＯ２の一部をフォトリソグラフィーと
ウェットエツチングにより除去して、Ｔｉ。

Ｐｔ、Ａｕの順に真空蒸着、リフトオフを行なってゲー
ト電極４９および５０が形成され、それぞれのゲート電
極に対応してＥＦＥＴおよびＤＦＥＴが作製できる（第
４図（ｄ））。

〔発明の効果〕

以上の実施例で説明したように、本発明によれば、半導
体エピタキシャル膜をエツチングによって前ることなく
、同一基板上にＥＦ　Ｆ、　ＴおよびＤＦＥＴが形成で
きるので、しきい値電圧の制御性および、ゲートのリー
ク電流が減少するなどのトランジスタ特性が向上するの
で、歩留りが向上し特性のそろったＦＥＴを大量生産で
きるので、低価格化が実現するという経済効果が甚だ大
きい。

【図面の簡単な説明】

第１図は本発明の工程を示す概略図、第２図は従来法に
よる工程を示す図、第３図及び第４図は、本発明の実施
例の工程を示す概略図である。 １．２１・・・半絶縁性Ｇ　ａ　Ａ　ｓ基板、２，２２
・・・アンドープＧ　ａ　Ａ　ｓ、３　、　２３−　ｎ
−Ａｌ２ＧａＡｓ、４，３５゜４５−３ｉ（）ｚマスク
、５−　ｎ　＋ＧａＡｓ、　６　、３７　。 ４６・・・５ｉＯｚ、７．９・・・レジストバタン、８
゜２７．３８，４７・・・オーム性電極、１０，１１゜
２５．２６，４０，４１，４９．５０・・・ゲート電極
、１２，３０，３４・・・２次元電子ガス、１３゜３９
．４８−・・合金化領域、２４−ｐ−ＧａＡｓ、２８・
・・ＤＦＥＴ、２９・・・ＥＦＥＴ、４２・・・Ｓｉイ
オン注入層、４３　・−８ｉ○２膜、４４−　ｎ　−Ｇ
ａＡｓエピタキシャル膜。

Claims (1)

【特許請求の範囲】
1. １、化合物半導体からなる電界効果トランジスタを作製
   する工程であつて、エンハンスメント型とデイプレツシ
   ヨン型を同一基板上に作製する工程において、有機金属
   熱分解法による選択的エピタキシャル成長を用いて、前
   記エンハンスメント型およびデイプレツシヨン型のそれ
   ぞれに対するしきい値電圧を決めるエピタキシャル膜を
   形成することを特徴とする半導体装置の製造方法。