JPH0278232A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0278232A JPH0278232A JP22867688A JP22867688A JPH0278232A JP H0278232 A JPH0278232 A JP H0278232A JP 22867688 A JP22867688 A JP 22867688A JP 22867688 A JP22867688 A JP 22867688A JP H0278232 A JPH0278232 A JP H0278232A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体装置に係り、特に絶縁物上に能
動領域を有する単結晶薄膜を形成するのに好適な半導体
装置に関する。
動領域を有する単結晶薄膜を形成するのに好適な半導体
装置に関する。
従来、Ｇ ａ Ａ ｓ又はＡ Ｑ ＧａＡｓを通常の絶
縁物上に分子線エピタキシー（ＭＢＥ）又は有機金属化
学相成長法（ＭＯＣＶＤ）により形成する場合、単結晶
とならず電気素子として使用不可能であった。
縁物上に分子線エピタキシー（ＭＢＥ）又は有機金属化
学相成長法（ＭＯＣＶＤ）により形成する場合、単結晶
とならず電気素子として使用不可能であった。
また、第３５回応用物理学関係連合講演会予稿集３１ａ
−Ｑ−４において論じられているようにＣａＦｚ上にＧ
ａ Ａ ｓを形成する場合格子不整合が大きく良好な
単結晶が得られていない。
−Ｑ−４において論じられているようにＣａＦｚ上にＧ
ａ Ａ ｓを形成する場合格子不整合が大きく良好な
単結晶が得られていない。
上記従来技術は、絶縁物上にＧ ａ Ａ ｓ系の単結晶
構造を得るために、直接エピタキシャル成長を行なって
いたため、電気的に活性な単結晶薄膜を形成することが
極めて困難であった。
構造を得るために、直接エピタキシャル成長を行なって
いたため、電気的に活性な単結晶薄膜を形成することが
極めて困難であった。
本発明の目的は、絶縁物上へ直接エピタキシャル成長を
行なうことなく、半導体／絶縁体／半導体構造を作製す
ることにある。
行なうことなく、半導体／絶縁体／半導体構造を作製す
ることにある。
上記目的は、２つのＧａＡｓ又は混晶比０．３以下のＡ
Ｑ ｘＧａｔ−ｘＡｓの間に混晶比０．４ 以上のＡ
Ｑ ｘＧａ５−ｘＡｓ層を挿入した構造の単結晶薄膜を
エピタキシャル成長し、しかる後に挿入したＡ Ｑ Ｇ
ａＡｓ層を反応性イオンエツチング及び湿式エツチング
により選択的に除去することにより形成された空洞部に
絶縁膜を埋込む構造とすることにより、達成される。
Ｑ ｘＧａｔ−ｘＡｓの間に混晶比０．４ 以上のＡ
Ｑ ｘＧａ５−ｘＡｓ層を挿入した構造の単結晶薄膜を
エピタキシャル成長し、しかる後に挿入したＡ Ｑ Ｇ
ａＡｓ層を反応性イオンエツチング及び湿式エツチング
により選択的に除去することにより形成された空洞部に
絶縁膜を埋込む構造とすることにより、達成される。
第１図に本発明の概要を示す。
まず第１図（ａ）に示すように、Ｇ ａ Ａ ｓ基板１
の上にＭＢＥ又はＭＯＣＶＤにより、Ｇ ａ Ａ ｓ層
２ （０、１ｐ ｍ）、 Ａ Ｑ ｏ、５Ｇａｏ、５Ａ
ｓ層３（０，５μｍ）。
の上にＭＢＥ又はＭＯＣＶＤにより、Ｇ ａ Ａ ｓ層
２ （０、１ｐ ｍ）、 Ａ Ｑ ｏ、５Ｇａｏ、５Ａ
ｓ層３（０，５μｍ）。
Ｇ ａ Ａ ｓ層４ （０，１μｍ）を順次積層する。
この時Ｇ ａ Ａ ｓ層２及びＡ Ｑ ＧａＡｓ層３は
混晶比０．３以下のＡ Ｑ ＧａＡｓを含んでいてもよ
い。次に同図（ｂ）のように、マスク材５（例えばＳｉ
Ｏ２膜）をマスクとして反応性イオンエツチング（ＲＩ
Ｅ）により異方性エツチングを施す。次に同図（ｃ）
のように、ＨＣＱ又はＨＦによりＡ ｎ ＧａＡｓ層３
のみを選択的にエツチング除去し、横方向に空洞部を形
成する。
混晶比０．３以下のＡ Ｑ ＧａＡｓを含んでいてもよ
い。次に同図（ｂ）のように、マスク材５（例えばＳｉ
Ｏ２膜）をマスクとして反応性イオンエツチング（ＲＩ
Ｅ）により異方性エツチングを施す。次に同図（ｃ）
のように、ＨＣＱ又はＨＦによりＡ ｎ ＧａＡｓ層３
のみを選択的にエツチング除去し、横方向に空洞部を形
成する。
次に同図（ｄ）に示すように、上記空洞部に５ｉＣ）ｚ
等の絶縁膜を埋込み、Ｑ ａ Ａ ｓ ／絶縁膜／ Ｇ
ａ Ａ ｓ構造を形成する。
等の絶縁膜を埋込み、Ｑ ａ Ａ ｓ ／絶縁膜／ Ｇ
ａ Ａ ｓ構造を形成する。
このように絶縁膜埋込法では、絶縁膜上のＧ ａ Ａ
ｓ ４はあらかじめエピタキシャル成長により作製され
ているため完全な単結晶が得られており、電気的特性に
おいても通常のエピタキシャル薄膜と同等である。
ｓ ４はあらかじめエピタキシャル成長により作製され
ているため完全な単結晶が得られており、電気的特性に
おいても通常のエピタキシャル薄膜と同等である。
以下、本発明の一実施例を第２図により説明する。
まず、第２図（ａ）に示す通り、半絶縁性ＧａＡｓ基板
上にアンドープＧ ａ Ａ ｇ ２を５０００人エピタ
キシャル成長する。この層を電界効果トランジスタとし
て利用する場合には、ｎ −Ｇ ａ Ａ ｓあるいは、
ｎ −Ａ Ｑ ＧａＡｓ ／アンドープＡ Ｑ ｏ、ａ
Ｇａｏ、７Ａｓ／ Ｇ ａ Ａ ｓの、いわゆるＨＥＭ
Ｔ構造としても良い。次に、アンドープＡ Ｑ ｏ、ａ
Ｇａｏ、５Ａｓ３ （３０００Å以上）、アンドープＧ
ａＡｓ１４ （１５００人）、アンドープＡ Ｑ ｏ、
ａＧａｏ、７Ａｓ１５ （２０人）、ｎ十−Ａ Ｑ ｏ
、ａＧａｏ、７Ａｓ１６ （２５０人）、アンドープＡ
Ｑ ａ、８Ｇａｏ、７＾５１７（１００人） ｅ ｎ
＋−ＧａＡｓ１８（１６００人）を順次エピタキシャル
成長する。
上にアンドープＧ ａ Ａ ｇ ２を５０００人エピタ
キシャル成長する。この層を電界効果トランジスタとし
て利用する場合には、ｎ −Ｇ ａ Ａ ｓあるいは、
ｎ −Ａ Ｑ ＧａＡｓ ／アンドープＡ Ｑ ｏ、ａ
Ｇａｏ、７Ａｓ／ Ｇ ａ Ａ ｓの、いわゆるＨＥＭ
Ｔ構造としても良い。次に、アンドープＡ Ｑ ｏ、ａ
Ｇａｏ、５Ａｓ３ （３０００Å以上）、アンドープＧ
ａＡｓ１４ （１５００人）、アンドープＡ Ｑ ｏ、
ａＧａｏ、７Ａｓ１５ （２０人）、ｎ十−Ａ Ｑ ｏ
、ａＧａｏ、７Ａｓ１６ （２５０人）、アンドープＡ
Ｑ ａ、８Ｇａｏ、７＾５１７（１００人） ｅ ｎ
＋−ＧａＡｓ１８（１６００人）を順次エピタキシャル
成長する。
次に同図（ｂ）に移り、ＣＶＤ法により５ｉＯｚ膜２１
を堆積したのち、ホトレジスト１９をマスクとして、ま
ず反応性イオンエツチング（ＲＩ Ｅ）（ＣＦ４系）に
より５ｉＯｚを異方性エツチングし、次にＣＣΩ２ＦＺ
ガスによるＲＩＥを用いてエピタキシャル層をエツチン
グし、段差２０を形成する。
を堆積したのち、ホトレジスト１９をマスクとして、ま
ず反応性イオンエツチング（ＲＩ Ｅ）（ＣＦ４系）に
より５ｉＯｚを異方性エツチングし、次にＣＣΩ２ＦＺ
ガスによるＲＩＥを用いてエピタキシャル層をエツチン
グし、段差２０を形成する。
次に同図（ｃ）に示すように、ＨＣＱ又はＨＦの湿式エ
ツチングによりアンドープ Ａ Ｑ ｏ、ｌ５Ｇａｏ、ｌ５Ａｓ層３のみを選択的に
横方向にエツチングする。
ツチングによりアンドープ Ａ Ｑ ｏ、ｌ５Ｇａｏ、ｌ５Ａｓ層３のみを選択的に
横方向にエツチングする。
この時混晶比０．４ 以下のＡ Ｑ ＧａＡｓはほとん
どエツチングされないためＡ Ｑ ＧａＡｓ層３のみが
除去できる。さらにエツチングされた段差部２０及び横
方向にエッチされたＡ Ｑ ＧａＡｓ層３の除去された
空洞部に絶縁膜２２を埋込む。絶縁膜２２はＣＶＤ５ｉ
Ｏｚまたはフェニルラダーオルガノシロキサン（ＤＬＯ
８）又はプラズマ５ｉＯｚ（ｐ−８ｉＯｚ）を用いると
良い。
どエツチングされないためＡ Ｑ ＧａＡｓ層３のみが
除去できる。さらにエツチングされた段差部２０及び横
方向にエッチされたＡ Ｑ ＧａＡｓ層３の除去された
空洞部に絶縁膜２２を埋込む。絶縁膜２２はＣＶＤ５ｉ
Ｏｚまたはフェニルラダーオルガノシロキサン（ＤＬＯ
８）又はプラズマ５ｉＯｚ（ｐ−８ｉＯｚ）を用いると
良い。
次に同図（ｃｌ）に移り、ホトレジスト１９をマスクと
して絶縁膜２２とエピタキシャル層を同図（ｂ）と同様
の方法でエツチングする。次に同図（ｓ）に移り、同図
（Ｑ）と同様の方向でエツチング部に絶縁膜を埋込む。
して絶縁膜２２とエピタキシャル層を同図（ｂ）と同様
の方法でエツチングする。次に同図（ｓ）に移り、同図
（Ｑ）と同様の方向でエツチング部に絶縁膜を埋込む。
以上のプロセスにより、絶縁膜上に形成された電界効果
トランジスタの能動領域を含む単結晶構造が完成する。
トランジスタの能動領域を含む単結晶構造が完成する。
本実施例はＨＥＭＴ構造について示したが、ＭＥＳＦＥ
Ｔ、 ＨＩＧＦＥＴ等混晶比０．４ 以下のＡΩＧａＡ
ｓを用いる電子デバイス用結晶は全く同様の方法で得ら
れる。
Ｔ、 ＨＩＧＦＥＴ等混晶比０．４ 以下のＡΩＧａＡ
ｓを用いる電子デバイス用結晶は全く同様の方法で得ら
れる。
また、ＨＥＭＴ構造に於る移動度・キャリア濃度はプロ
セス前後で変化することはない。
セス前後で変化することはない。
本発明によれば、絶縁膜上にＧａＡｓ／Ａ Ｑ ＧａＡ
ｓ系単結晶を電気特性を損なうことなく形成することが
できる。ＨＥＭＴ構造結晶については、Ｇ ａ Ａ ｓ
基板上に形成した結晶に比して本発明による絶縁膜上の
結晶は移動度・シートキャリア濃度に全く変化がない。
ｓ系単結晶を電気特性を損なうことなく形成することが
できる。ＨＥＭＴ構造結晶については、Ｇ ａ Ａ ｓ
基板上に形成した結晶に比して本発明による絶縁膜上の
結晶は移動度・シートキャリア濃度に全く変化がない。
第１図は本発明の詳細な説明のための断面図、第２図は
本発明の一実施例のプロセスを示す断面図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・アンド
ープＧａＡｓ、３・・・アンドープＡ Ｑ ｏ、ａＧａ
ｏ、ａＡｓ 、４− アンドープＧ ａ Ａ Ｓ、５・
・・マスク材、６・・・絶縁物、１４・・・アンドープ
Ｇ ａ Ａ ｓ、１５・・・アンドープＡＱｏ、ａＧａ
ｏ、７Ａｓ 、 １６°＝ ｎ −Ａ Ｑ ｏ、ａＧａ
ｏ、７Ａｓ 。 １７−＝アンドープＡＱｏ、ａＧａｏ、７Ａｇ 、
１８−ｎ＋ −Ｇ ａ Ａ ｓ、１９・・・ホトレジス
ト、２０・・・エツチング段差、２１・・・５ｉＯｚ、
２２・・・埋込絶縁膜。 第 １ 図 Ｌ ２ 口 （績） （ｌｊ 第２日
本発明の一実施例のプロセスを示す断面図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・アンド
ープＧａＡｓ、３・・・アンドープＡ Ｑ ｏ、ａＧａ
ｏ、ａＡｓ 、４− アンドープＧ ａ Ａ Ｓ、５・
・・マスク材、６・・・絶縁物、１４・・・アンドープ
Ｇ ａ Ａ ｓ、１５・・・アンドープＡＱｏ、ａＧａ
ｏ、７Ａｓ 、 １６°＝ ｎ −Ａ Ｑ ｏ、ａＧａ
ｏ、７Ａｓ 。 １７−＝アンドープＡＱｏ、ａＧａｏ、７Ａｇ 、
１８−ｎ＋ −Ｇ ａ Ａ ｓ、１９・・・ホトレジス
ト、２０・・・エツチング段差、２１・・・５ｉＯｚ、
２２・・・埋込絶縁膜。 第 １ 図 Ｌ ２ 口 （績） （ｌｊ 第２日
Claims (1)
- 【特許請求の範囲】 １、単結晶基板又は基板の上に設けた第１の半導体層と
さらに能動領域を有する少なくとも一層の第２の半導体
層の間にエッチング速度の異なる第３の半導体層を設け
た後、第３の半導体層を選択的に除去し、除去部分に第
４の半導体或いは絶縁物或いは金属を形成することを特
徴とする半導体装置。 ２、前記第１及び第２の半導体層の少なくとも一層はＧ
ａＡｓであり、第３の半導体層は Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓであり、第４の層は絶縁
膜であることを特徴とする請求項第１項記載の半導体装
置。 ３、前記Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓの混晶比ｘが０
．４以上であることを特徴とする請求項第２項記載の半
導体装置。 ４、２つのＧａＡｓ又は混晶比０．３以下のＡｌ＿ｘＧ
ａ＿１＿−＿ｘＡｓの間に混晶比０．４以上のＡｌ＿ｘ
Ｇａ＿１＿−＿ｘＡｓ層を挿入した構造の単結晶薄膜を
エピタキシャル成長し、しかる後に挿入したＡｌＧａＡ
ｓ層を選択的に除去することにより形成された空洞部に
絶縁膜を埋込むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867688A JPH0278232A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867688A JPH0278232A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0278232A true JPH0278232A (ja) | 1990-03-19 |
Family
ID=16880066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22867688A Pending JPH0278232A (ja) | 1988-09-14 | 1988-09-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0278232A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5158908A (en) * | 1990-08-31 | 1992-10-27 | At&T Bell Laboratories | Distributed bragg reflectors and devices incorporating same |
| US5338692A (en) * | 1989-04-27 | 1994-08-16 | Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften E.V. | Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface |
| US5385865A (en) * | 1990-04-26 | 1995-01-31 | Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften | Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface |
-
1988
- 1988-09-14 JP JP22867688A patent/JPH0278232A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338692A (en) * | 1989-04-27 | 1994-08-16 | Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften E.V. | Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface |
| US5396089A (en) * | 1989-04-27 | 1995-03-07 | Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften | Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface |
| US5385865A (en) * | 1990-04-26 | 1995-01-31 | Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften | Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface |
| US5158908A (en) * | 1990-08-31 | 1992-10-27 | At&T Bell Laboratories | Distributed bragg reflectors and devices incorporating same |
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