JPS63103492A - デ−タ入力装置 - Google Patents
デ−タ入力装置Info
- Publication number
- JPS63103492A JPS63103492A JP24921686A JP24921686A JPS63103492A JP S63103492 A JPS63103492 A JP S63103492A JP 24921686 A JP24921686 A JP 24921686A JP 24921686 A JP24921686 A JP 24921686A JP S63103492 A JPS63103492 A JP S63103492A
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- Japan
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- input
- memory
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は工業用計算機、シーケンサなどのデータ入力
装置に関するものである。
装置に関するものである。
第3図は従来のデータ入力装置の構成を示すブロック図
であり、図において、1は入力処理を行う中央処理部(
以下、CPUという)、2は入力処理されたデータを記
憶するメモリ、3,4は入力データを取込む入力回路を
設えた第1.第2の入力カード、5はCPU1.メモリ
2、第1.第2の入力カード3,4間のデータ伝送・制
御信号伝送を行う内部バスである。
であり、図において、1は入力処理を行う中央処理部(
以下、CPUという)、2は入力処理されたデータを記
憶するメモリ、3,4は入力データを取込む入力回路を
設えた第1.第2の入力カード、5はCPU1.メモリ
2、第1.第2の入力カード3,4間のデータ伝送・制
御信号伝送を行う内部バスである。
次に動作について説明する。
外部のプロセスデータは、CPUIに内蔵のプログラム
に従って、第4図に示すフローチャート図に従ってメモ
リ2に記憶される。
に従って、第4図に示すフローチャート図に従ってメモ
リ2に記憶される。
第4図のフローチャート図において、ステップ10は第
1の入力カード3のデータを内部バス5→CPUI→内
部バス5→メモリ2のルートでメモリ2に記憶する処理
を行う。
1の入力カード3のデータを内部バス5→CPUI→内
部バス5→メモリ2のルートでメモリ2に記憶する処理
を行う。
ステップ12は第2の入力カード3のデータを内部バス
5→CPUI→内部バス5→メモリ2のルートでメモリ
2に記憶する処理を行う。
5→CPUI→内部バス5→メモリ2のルートでメモリ
2に記憶する処理を行う。
CPUIの内蔵プログラムはステップ10.12の処理
を繰返し実行されるようにプログラムされている。
を繰返し実行されるようにプログラムされている。
従来のデータ入力装置は以上のように構成されているの
で、たとえば第18.第2の入力カード3゜4の保守な
どのために、第5図に示す様に内部バス5から取り外す
場合、入力カード側コネクタ13と内部バス側コネクタ
14の各ピン15の切離しがまったく同時に行えないた
め、内部バス5上に乱れたデータが発生し、これをCP
UIが読込み、メモリ2に記憶され、第1.第2の入力
カード3゜4取外し直前のデータが保証されず、乱れた
データによって、思わぬトラブルを発生することもある
などの問題点があった。
で、たとえば第18.第2の入力カード3゜4の保守な
どのために、第5図に示す様に内部バス5から取り外す
場合、入力カード側コネクタ13と内部バス側コネクタ
14の各ピン15の切離しがまったく同時に行えないた
め、内部バス5上に乱れたデータが発生し、これをCP
UIが読込み、メモリ2に記憶され、第1.第2の入力
カード3゜4取外し直前のデータが保証されず、乱れた
データによって、思わぬトラブルを発生することもある
などの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、第1.第2の入力カードを内部バスから取り
外す場合の乱れたデータがメモリに記憶されるのを防止
できる機能が付加されたデータ入力装置を得ることを目
的とする。
たもので、第1.第2の入力カードを内部バスから取り
外す場合の乱れたデータがメモリに記憶されるのを防止
できる機能が付加されたデータ入力装置を得ることを目
的とする。
この発明に係るデータ入力装置は、入力カード取り外し
時の内部バスの乱れたデータをメモリに記憶するのを防
ぐため、入力カード取り外し直前に、取り外し予告信号
をCPUに与える取り外し予告信号発生手段を設けるこ
とにより、入力カードよりのデータ読込み処理を中止す
るようにしたものである。
時の内部バスの乱れたデータをメモリに記憶するのを防
ぐため、入力カード取り外し直前に、取り外し予告信号
をCPUに与える取り外し予告信号発生手段を設けるこ
とにより、入力カードよりのデータ読込み処理を中止す
るようにしたものである。
この発明の取り外し予告信号発生手段は、入力カードの
取り外し直前にCPUに対し取り外し予告信号を与え、
入力カードからのデータがメモリに記憶されるのを中止
させる。
取り外し直前にCPUに対し取り外し予告信号を与え、
入力カードからのデータがメモリに記憶されるのを中止
させる。
以下、この発明の一実施例を図について説明する。
第1図において、1は入力処理を行うCPU、2は入力
処理されたデータを記憶するメモリ、3゜4は入力デー
タを取込む入力回路を設えた第1゜第2の入力カード、
5はCPUI、メモリ2、第1、第2の入力カード3.
4間のデータ伝送・制御信号伝送を行う内部バス、6は
第1の入力カード3の取り外し時に第1の取り外し予告
信号6Aを発生する第1の取り外し予告信号発生手段、
7は第2のカード4の取り外し時に第2の取り外し予告
信号7Aを発生する第2の取り外し予告信号発生手段で
ある。これら第1.第2の取り外し予告信号発生手段6
,7は1例えばCPUIに取付けられたスイッチ又は第
1.第2の入力カード3゜4に取付けられたスイッチに
より構成され、そのスイッチの接点信号として第1.第
2の取り外し予告信号6A、7Aが出力されるようにな
っている。これら第1.第2の取り外し予告信号発生手
段6,7は、第1.第2の入力カード3,4の取り外し
直前に手動によりオン・オフ操作される場合と、第1.
第2の入力カード3,4の取り外し操作に連動して自動
的にオン・オフ操作される場合などのいくつかの形態が
考えられる。
処理されたデータを記憶するメモリ、3゜4は入力デー
タを取込む入力回路を設えた第1゜第2の入力カード、
5はCPUI、メモリ2、第1、第2の入力カード3.
4間のデータ伝送・制御信号伝送を行う内部バス、6は
第1の入力カード3の取り外し時に第1の取り外し予告
信号6Aを発生する第1の取り外し予告信号発生手段、
7は第2のカード4の取り外し時に第2の取り外し予告
信号7Aを発生する第2の取り外し予告信号発生手段で
ある。これら第1.第2の取り外し予告信号発生手段6
,7は1例えばCPUIに取付けられたスイッチ又は第
1.第2の入力カード3゜4に取付けられたスイッチに
より構成され、そのスイッチの接点信号として第1.第
2の取り外し予告信号6A、7Aが出力されるようにな
っている。これら第1.第2の取り外し予告信号発生手
段6,7は、第1.第2の入力カード3,4の取り外し
直前に手動によりオン・オフ操作される場合と、第1.
第2の入力カード3,4の取り外し操作に連動して自動
的にオン・オフ操作される場合などのいくつかの形態が
考えられる。
次にこの発明の実施例の動作説明を第2図のフローチャ
ート図で説明する。
ート図で説明する。
入力処理を実行するCPUIのプログラムはステップ8
で常時節1.第2の入力カード3,4の第1.第2の取
り外し予告信号6A、7Aを読み込み、ステップ9又は
11でそのステータスを監視しておき、ステップ9で第
1の取り外し予告信号6Aがオフであれば、ステップ1
oで第1の入力カード3のデータ読込処理を行い、第1
の入力カード3→内部バス5→C:PU1→メモリ2の
ルートでメモリ2の内容をサイクリックに更新する。
で常時節1.第2の入力カード3,4の第1.第2の取
り外し予告信号6A、7Aを読み込み、ステップ9又は
11でそのステータスを監視しておき、ステップ9で第
1の取り外し予告信号6Aがオフであれば、ステップ1
oで第1の入力カード3のデータ読込処理を行い、第1
の入力カード3→内部バス5→C:PU1→メモリ2の
ルートでメモリ2の内容をサイクリックに更新する。
ステップ9で第1の取り外し予告信号6Aがオンであれ
ば、第1の入力カード3のデータ読込処理を実行せず、
メモリ2上の第1の入力カード3のデータは第1の入力
カード3の取り外し直前のデータが保持される。
ば、第1の入力カード3のデータ読込処理を実行せず、
メモリ2上の第1の入力カード3のデータは第1の入力
カード3の取り外し直前のデータが保持される。
同様に、ステップ11で第2の取り外し予告信号7Aが
オフであれば、ステップ12で第2の入力カード4のデ
ータ読込処理を行い、第2の入力カード4→内部バス5
→CPUI→メモリ2のルートでメモリ2の内容をサイ
クリックに更新する。
オフであれば、ステップ12で第2の入力カード4のデ
ータ読込処理を行い、第2の入力カード4→内部バス5
→CPUI→メモリ2のルートでメモリ2の内容をサイ
クリックに更新する。
ステップ11で第2の取り外し予告信号7Aがオンであ
れば、第2の入力カード4のデータ読込処理を実行せず
、メモリ2上の第2の入力カード4のデータは第2の入
力カード4の取り外し直前のデータが保持される。
れば、第2の入力カード4のデータ読込処理を実行せず
、メモリ2上の第2の入力カード4のデータは第2の入
力カード4の取り外し直前のデータが保持される。
なお、上記実施例では2枚の入力カードについての実施
例を述べたが、この入力カード枚数は何枚あってもよい
。
例を述べたが、この入力カード枚数は何枚あってもよい
。
以上のように、この発明によれば取り外し予告信号発生
手段により入力カードの取り外し時に取り外し予告信号
をCPUに与えその時のデータの読込みを中止させるよ
うに構成したので、入力カードの取り外し時の乱れたデ
ータをメモリ上に記憶・保持してしまうことを防止する
ことができ、制御対象のプロセスに対しての悪影響も防
ぐことができる。
手段により入力カードの取り外し時に取り外し予告信号
をCPUに与えその時のデータの読込みを中止させるよ
うに構成したので、入力カードの取り外し時の乱れたデ
ータをメモリ上に記憶・保持してしまうことを防止する
ことができ、制御対象のプロセスに対しての悪影響も防
ぐことができる。
第1図はこの発明の一実施例によるデータ入力装置のシ
ステム構成を示すブロック図、第2図はデータ入力装置
の処理順序を示すフローチャート図、第3図は従来のデ
ータ入力装置のシステム構成を示すブロック図、第4図
は従来のデータ入力装置の処理順序を示すフローチャー
ト図、第5図は入力カードと内部バスの接続構造を示す
平面図である。 1・・・CPU、2・・・メモリ、3,4・・・第1.
第2の入力カード、6,7・・・第1.第2の取り外し
予告信号発生手段、6A、7A・・・第1.第2の取り
外し予告信号。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第1図 7A:第2/14ヌ゛ノクシし予告1名号第2図 第3図 第4図 第5図
ステム構成を示すブロック図、第2図はデータ入力装置
の処理順序を示すフローチャート図、第3図は従来のデ
ータ入力装置のシステム構成を示すブロック図、第4図
は従来のデータ入力装置の処理順序を示すフローチャー
ト図、第5図は入力カードと内部バスの接続構造を示す
平面図である。 1・・・CPU、2・・・メモリ、3,4・・・第1.
第2の入力カード、6,7・・・第1.第2の取り外し
予告信号発生手段、6A、7A・・・第1.第2の取り
外し予告信号。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第1図 7A:第2/14ヌ゛ノクシし予告1名号第2図 第3図 第4図 第5図
Claims (1)
- 入力カードからデータを読込み、該データを中央処理
部で処理してメモリに記憶させるデータ入力装置におい
て、前記入力カードの取り外し時の該入力カードからの
データの記憶を中止させる取り外し予告信号を発生する
取り外し予告信号発生手段が設けられていることを特徴
とするデータ入力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24921686A JPS63103492A (ja) | 1986-10-20 | 1986-10-20 | デ−タ入力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24921686A JPS63103492A (ja) | 1986-10-20 | 1986-10-20 | デ−タ入力装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63103492A true JPS63103492A (ja) | 1988-05-09 |
Family
ID=17189644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24921686A Pending JPS63103492A (ja) | 1986-10-20 | 1986-10-20 | デ−タ入力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63103492A (ja) |
-
1986
- 1986-10-20 JP JP24921686A patent/JPS63103492A/ja active Pending
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