JPS6292030A - 並列処理制御方式 - Google Patents
並列処理制御方式Info
- Publication number
- JPS6292030A JPS6292030A JP60231771A JP23177185A JPS6292030A JP S6292030 A JPS6292030 A JP S6292030A JP 60231771 A JP60231771 A JP 60231771A JP 23177185 A JP23177185 A JP 23177185A JP S6292030 A JPS6292030 A JP S6292030A
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- Japan
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- processing
- processing device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
〔産業上の利用分計〕
本発明は２つの処理装置による並列同期処理全制御する
並列処理制御方式の改良に関する。
並列処理制御方式の改良に関する。
異なる機能を有する２つの処理装置を用いた並列同期処
理システムにおいて、それぞれ個別の処理機構（ハード
ウェア）″に必要とするので、このハードウェアの簡略
化が望まれている。
理システムにおいて、それぞれ個別の処理機構（ハード
ウェア）″に必要とするので、このハードウェアの簡略
化が望まれている。
従来例を図によって説明する。第４図は従来例全説明す
るブロック図である。
るブロック図である。
第４図（ａ）において、２つの処理値ｆｌｉｉｌ及び２
は、主記憶部３及び４内の処理プログラム５及び６を実
行することにより並列同期処理を行う。例えば処理装置
１は高速演算処理機能を備え、これに対し処理装置２は
論理−判断処理機能を備えている。
は、主記憶部３及び４内の処理プログラム５及び６を実
行することにより並列同期処理を行う。例えば処理装置
１は高速演算処理機能を備え、これに対し処理装置２は
論理−判断処理機能を備えている。
この異なる！！ｉ能を有する両者の並列処理を行わせる
ことにより、データ処理効五を高めるように図られてい
る。
ことにより、データ処理効五を高めるように図られてい
る。
上記のように並列同期処理システムは、２つの独立した
ハードウェアの併置によって構成される。
ハードウェアの併置によって構成される。
一方第４図（ｂ）に示す如く、集積回路化された場合に
も 同様に、集積部７内の処理値ｆｉｌｌ、２及び１２
１部３，４のテップはそれぞれ個別に設けられる。
も 同様に、集積部７内の処理値ｆｉｌｌ、２及び１２
１部３，４のテップはそれぞれ個別に設けられる。
以上で明らかなように、並列同期処理システムでは、２
つの処理系のハードウェア（プログラムカクンタ、スタ
ック等）を必要とし、また集積化したときく、チップ舷
を減少し得ない等の問題点があった。
つの処理系のハードウェア（プログラムカクンタ、スタ
ック等）を必要とし、また集積化したときく、チップ舷
を減少し得ない等の問題点があった。
第１図は本発明の原理ブロック図である。本発明は、
命令解読部２１により解読された命令１１を実行する処
理値Ｒ１と、命令解読部２２により解読された命令１２
を実行する処理装置２とがそれぞれ並行して処理を実行
し、一時記憶部２３に格納された処理結果２６を、処理
装置１又は２が用いる並列同期処理システムにおいて、 処理装置１による実行を指示する識別↑＾報２７が付さ
れた命令１１と、 処理装置２による実行を指示する識別情報２８が付され
た命令１２と、 識別情報２７又は２８を判別し、命令１１又は１２を命
令解読部２１又は２２へ振分けて送出する選択制御手段
２９ と金備えている。
理値Ｒ１と、命令解読部２２により解読された命令１２
を実行する処理装置２とがそれぞれ並行して処理を実行
し、一時記憶部２３に格納された処理結果２６を、処理
装置１又は２が用いる並列同期処理システムにおいて、 処理装置１による実行を指示する識別↑＾報２７が付さ
れた命令１１と、 処理装置２による実行を指示する識別情報２８が付され
た命令１２と、 識別情報２７又は２８を判別し、命令１１又は１２を命
令解読部２１又は２２へ振分けて送出する選択制御手段
２９ と金備えている。
記憶部１０内の命令１１及び１２が読出された際、選択
制御部２９は、識別情報を識別し、識別情報が２７であ
る命令１１は命令解読部２１及び処理装置１へ送出し、
又は識別情報が２８である命令１２は命令解読部２２及
び処理装置２へ送出して、それぞれ解読・実行せしめる
。
制御部２９は、識別情報を識別し、識別情報が２７であ
る命令１１は命令解読部２１及び処理装置１へ送出し、
又は識別情報が２８である命令１２は命令解読部２２及
び処理装置２へ送出して、それぞれ解読・実行せしめる
。
以下、本発明を図面によって説明する。第２図は本発明
の一実施例を説明するブロック図、第３図は本発明の一
実施例を説明するフローチャートでおる。
の一実施例を説明するブロック図、第３図は本発明の一
実施例を説明するフローチャートでおる。
第２図における処理装置１は、高速演算処理手段８を備
え、一方処理装置２は、論理・判断処理手段９を備えて
いる。またＲＯＭｌ０には、処理装置１及び２で実行さ
れる命令（１１〜１５）群、即ち処理プログラム１６が
格納されている。なお各命令には識別情報Ａ又はＢが付
されており、Ａは処理装置１で実行される命令を示し、
Ｂは処理装置２で実行される命令を示す。
え、一方処理装置２は、論理・判断処理手段９を備えて
いる。またＲＯＭｌ０には、処理装置１及び２で実行さ
れる命令（１１〜１５）群、即ち処理プログラム１６が
格納されている。なお各命令には識別情報Ａ又はＢが付
されており、Ａは処理装置１で実行される命令を示し、
Ｂは処理装置２で実行される命令を示す。
第２図において、ＲＯＭｌ０内の第１の命令１１が読出
されたとき、判別部１７が識別情報を判別し、「Ａ」の
とき、この命令Ｒを選択部１８を経由してＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１９に格
納せしめる。或は、命令ＲをＲＡＭ１９には格納せず、
直ちに選択部２０を経由して命令解読部２１へ送出する
。これに対し謔別情報がｒＢＪのときは命令（１２〜１
５）を命令解読部２２へ送出する。
されたとき、判別部１７が識別情報を判別し、「Ａ」の
とき、この命令Ｒを選択部１８を経由してＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１９に格
納せしめる。或は、命令ＲをＲＡＭ１９には格納せず、
直ちに選択部２０を経由して命令解読部２１へ送出する
。これに対し謔別情報がｒＢＪのときは命令（１２〜１
５）を命令解読部２２へ送出する。
選択部１８又はＲＡＭ１９からの命令Ｒは、選択部２０
を経て、命令解読部２１により解読されたのち、処理装
置１によって実行される。この実行により得られた処理
結果（即ちデータ）Ｄはレジスタ２３にセットされる。
を経て、命令解読部２１により解読されたのち、処理装
置１によって実行される。この実行により得られた処理
結果（即ちデータ）Ｄはレジスタ２３にセットされる。
識別情報がｒＢＪでちる命令１２〜１５は、選択部１８
を舒て、命令解読部２２によって解読され、処理装置２
によって実行される。なおＷＡＩＴ命令１４の次の命令
Ｐ。
を舒て、命令解読部２２によって解読され、処理装置２
によって実行される。なおＷＡＩＴ命令１４の次の命令
Ｐ。
は、命令Ｒで実行された処理結果、即ちレジスタ２３内
のデータＤを用いて、処理を行う。
のデータＤを用いて、処理を行う。
第２図における処理装置１（処理系Ｉ）で命令Ｒが実行
され、それと並行して処理装置２（処理系■）で命令１
２〜１５が実行される処理手順を第３図のフローチャー
トによって説明する。第３図の処理系Ｉに示す如く、命
令Ｒはループ処理命令であり、 ■ データ入力 ■ 演算処理 ■ 処理終了の判定 Ｎｏのときは０項へ移り、ＹＥＳのどきは０項の処理へ
移る。
され、それと並行して処理装置２（処理系■）で命令１
２〜１５が実行される処理手順を第３図のフローチャー
トによって説明する。第３図の処理系Ｉに示す如く、命
令Ｒはループ処理命令であり、 ■ データ入力 ■ 演算処理 ■ 処理終了の判定 Ｎｏのときは０項へ移り、ＹＥＳのどきは０項の処理へ
移る。
■ 処理結果（データＤ）をレジスタ２３にセットする
。
。
このループ処理と並行して、処理系■においては、
■ 命令（例えば論理命令）Ｐｓの実行■ 命令（例え
ば参照命令）Ｐ、の実行■ ＷＡＩＴ命令（待ち状態に
入る） ■ 待ち状態が解除され、命令（例えば条件判断品名）
Ｐｓｋ実行する。この際、処理系ｌで得られたデータＤ
を用いる。
ば参照命令）Ｐ、の実行■ ＷＡＩＴ命令（待ち状態に
入る） ■ 待ち状態が解除され、命令（例えば条件判断品名）
Ｐｓｋ実行する。この際、処理系ｌで得られたデータＤ
を用いる。
ひ゛
再ば第２図において、処理系■の処理装置２が命令１ｆ
、即ちＷＡＩＴ命令を実行すると、制御情報Ｃが監視制
御部２４へ送られるので、プログラムカウンタ２５への
ステップパルスＳの供給は停止される。
、即ちＷＡＩＴ命令を実行すると、制御情報Ｃが監視制
御部２４へ送られるので、プログラムカウンタ２５への
ステップパルスＳの供給は停止される。
処理系＋１Ｃおける処理が終了すると、処理装置１から
終了情報Ｅが監視制御部２４へ送られる。
終了情報Ｅが監視制御部２４へ送られる。
これにより発せられたステップパルスＳが、プログラム
カウンタ２５を１ステツプ進めるので、命令１５がＲＯ
Ｍｌ０から読出されて解読・実行される。
カウンタ２５を１ステツプ進めるので、命令１５がＲＯ
Ｍｌ０から読出されて解読・実行される。
以上の動作説明及び第２図で明らかな如く、ＲＡＭ１９
を用いない場合は、２つの処理系！及び↓ ■で実行される処理プログラム１６が格納され記憶部（
ＲＯＭＩＯ）は１個であり、従ってプログラムカウンタ
も１個で済むことになる。またＲＡＭ１９を用いる場合
でも、その容量は極めて小さくて済むことＫなる。
を用いない場合は、２つの処理系！及び↓ ■で実行される処理プログラム１６が格納され記憶部（
ＲＯＭＩＯ）は１個であり、従ってプログラムカウンタ
も１個で済むことになる。またＲＡＭ１９を用いる場合
でも、その容量は極めて小さくて済むことＫなる。
本発明は、並列同期処理システムにオイテ、システムを
材成するノ・−ドウエアを減少しうると共に・集積化の
際、チップ数を減子′る効果をもたらす利点を有する。
材成するノ・−ドウエアを減少しうると共に・集積化の
際、チップ数を減子′る効果をもたらす利点を有する。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を説明するブロック図、
第３図は本発明の一実施例を説明するフローチャート、
第４図は従来例を説明するブロック図、図において、
１．２は処理装置、３，４は主記憶部、５，６は処理プ
ログラム、７は集積部、８は高速演算処理手段、９は論
理・判断処理手段、１０はＲＯＭ。 １１．１２，１３，１４．１５は命令、１６は処理プロ
グラム、１７は判別部、１８．２０は選折部、１９はＲ
Ａ〜１．２１．２２は命令Ｍ＆ｒ部、２３は一時記憶部
（レジスタ）、２４け監視制御部、２５．３０はプログ
ラムカウンタ、２６は処理結果、２７゜２８は識別情報
、２９は選析制御手段を示す。 ／′１−□： 代理人 弁理士 井 桁 貞 −（・ ゝ、。 ７７Ｓ−究１可の原理プロ７２図 亭 ｆ ロ アＦＪｉＥＱの一麦たりｊと説明ヴ３−２′ロツノ図チ
２ 圀 ヰ〈芒四の一夷焙介勺さ８檻朗邦フローケヤート茶 ３
図 （失） （い イ疋米りＪと書ｔａ月ず６）゛ロン２０亭４ 図
ログラム、７は集積部、８は高速演算処理手段、９は論
理・判断処理手段、１０はＲＯＭ。 １１．１２，１３，１４．１５は命令、１６は処理プロ
グラム、１７は判別部、１８．２０は選折部、１９はＲ
Ａ〜１．２１．２２は命令Ｍ＆ｒ部、２３は一時記憶部
（レジスタ）、２４け監視制御部、２５．３０はプログ
ラムカウンタ、２６は処理結果、２７゜２８は識別情報
、２９は選析制御手段を示す。 ／′１−□： 代理人 弁理士 井 桁 貞 −（・ ゝ、。 ７７Ｓ−究１可の原理プロ７２図 亭 ｆ ロ アＦＪｉＥＱの一麦たりｊと説明ヴ３−２′ロツノ図チ
２ 圀 ヰ〈芒四の一夷焙介勺さ８檻朗邦フローケヤート茶 ３
図 （失） （い イ疋米りＪと書ｔａ月ず６）゛ロン２０亭４ 図
Claims (1)
- 【特許請求の範囲】 命令解読部２１により解読された命令１１を実行する処
理装置１と、命令解読部２２により解読された命令１２
を実行する処理装置２とがそれぞれ並行して処理を実行
し、一時記憶部２３に格納された処理結果２６を、処理
装置１又は２が用いる並列同期処理システムにおいて、 処理装置１による実行を指示する識別情報２７が付され
た命令１１と、 処理装置２による実行を指示する識別情報２８が付され
た命令１２と、 識別情報２７又は２８を識別し、命令１１又は１２を命
令解読部２１又は２２へ振分けて送出する選択制御手段
２９とを備え、 記憶部１０内の命令１１及び１２が読出された際、選択
制御部２９は識別情報を識別し、識別情報が２７である
命令１１は命令解読部２１へ送出し、又は識別情報が２
８である命令１２は命令解読部２２へ送出して解読せし
めることを特徴とする並列処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231771A JPS6292030A (ja) | 1985-10-17 | 1985-10-17 | 並列処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231771A JPS6292030A (ja) | 1985-10-17 | 1985-10-17 | 並列処理制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292030A true JPS6292030A (ja) | 1987-04-27 |
Family
ID=16928771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231771A Pending JPS6292030A (ja) | 1985-10-17 | 1985-10-17 | 並列処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292030A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851353A (ja) * | 1981-09-24 | 1983-03-26 | Nippon Telegr & Teleph Corp <Ntt> | プログラム制御回路 |
| JPS58129673A (ja) * | 1982-01-29 | 1983-08-02 | Nec Corp | デ−タ処理装置 |
| JPS598056A (ja) * | 1982-07-05 | 1984-01-17 | Nippon Telegr & Teleph Corp <Ntt> | マイクロプログラム制御方式 |
| JPS5932045A (ja) * | 1982-08-16 | 1984-02-21 | Hitachi Ltd | 情報処理装置 |
| JPS60126734A (ja) * | 1983-12-13 | 1985-07-06 | Nec Corp | 情報処理装置 |
-
1985
- 1985-10-17 JP JP60231771A patent/JPS6292030A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851353A (ja) * | 1981-09-24 | 1983-03-26 | Nippon Telegr & Teleph Corp <Ntt> | プログラム制御回路 |
| JPS58129673A (ja) * | 1982-01-29 | 1983-08-02 | Nec Corp | デ−タ処理装置 |
| JPS598056A (ja) * | 1982-07-05 | 1984-01-17 | Nippon Telegr & Teleph Corp <Ntt> | マイクロプログラム制御方式 |
| JPS5932045A (ja) * | 1982-08-16 | 1984-02-21 | Hitachi Ltd | 情報処理装置 |
| JPS60126734A (ja) * | 1983-12-13 | 1985-07-06 | Nec Corp | 情報処理装置 |
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