JPS628256A - リアルタイマ設定方式 - Google Patents

リアルタイマ設定方式

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Publication number
JPS628256A
JPS628256A JP60147358A JP14735885A JPS628256A JP S628256 A JPS628256 A JP S628256A JP 60147358 A JP60147358 A JP 60147358A JP 14735885 A JP14735885 A JP 14735885A JP S628256 A JPS628256 A JP S628256A
Authority
JP
Japan
Prior art keywords
time
computer
time information
response
real timer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60147358A
Other languages
English (en)
Inventor
Yoshihisa Toyoda
豊田 芳久
Toshimitsu Kanazawa
金沢 利光
Yasuo Ishikura
石倉 康雄
Eiji Moriya
守矢 永司
Sakae Sato
栄 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Nippon Telegraph and Telephone Corp
Original Assignee
Fujitsu Ltd
Nippon Telegraph and Telephone Corp
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Filing date
Publication date
Application filed by Fujitsu Ltd, Nippon Telegraph and Telephone Corp filed Critical Fujitsu Ltd
Priority to JP60147358A priority Critical patent/JPS628256A/ja
Publication of JPS628256A publication Critical patent/JPS628256A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 複数の計算機・を通信網で接続してなる複合計算機シス
テムの、各計算機が持つリアルタイマを、所要の誤差内
の時刻値に設定するための制御方式である。ある計算機
から、他計算機へ時刻情報を送って、リアルタイマを設
定する場合、送信側計算機は、送信から応答受信までの
時間が、一定範囲外であれば、時刻情報を再送信する。
〔産業上の利用分野〕
本発明は、複数の計算機を通信回線で接続してなる複合
計算機システムの、各計算機が持つリアルタイマを、所
要の誤差内の時刻値に設定するための方式に関する。
複数の計算機を通信網で接続してなる複合計算機システ
ムが、広く使用されるようになっている。
このようなシステムの各計算機には、時計として、リア
ルタイマが設けられ、システムの監視、伝送メツセージ
のタイムスタンプ等に使用するために、     [随
時参照される。
従って、システム内の各計算機のリアルタイマの時刻値
は、一定の誤差値内で、一致しているごとが望ましく、
そのための簡易な制御方式が必要とされる。
〔従来の技術と発明が解決しようとする問題点〕第2図
は、複合計算機システムの一構成例ブロック図である。
こ\では、4システムの計算機1〜4があり、それらを
通信網5により相互に接続して、複合計算機システムを
構成する。
各計算機には、リアルタイマが設けられる。リアルタイ
マは公知のように、プログラム実行によって設定される
初期値から、一定時間間隔のクロックパルスによって歩
道するカウンタで構成されて、時刻を表示する時計とし
て使用される。
リアルタイマの初期値は、通常個差ば各計算機の電源投
入時の初期設定処理において、オペレータがシステムコ
ンソール等から時刻値を人力し、それを所定のプログラ
ムが読み取り、要すればリアルタイマ上の表現に変換し
て、リアルタイマに設定する。
しかし、複合計算機システムでは、各計算機1〜4で、
オペレータが個別に、リアルタイマ設定値を入力したの
では、リアルタイマ値の計算機間における相違が、大き
くなるおそれがあるので、例えば、複合計算機システム
の統制センタとなる、所定の計算機1から、他の各計算
機2〜4ヘリアルタイマ設定値のための時刻情報を送信
する方法が採られる。
なお、計算機1のリアルタイマは、通常の方法で、例え
ばオペレータが設定値を入力して、設定するものとする
送信する時刻情報は、例えば通信網5による伝送に要す
る時間、及び計算機2の処理時間等を考慮して、送信時
刻に一定の時間を加えた時刻とし、計算機2はこれを受
信すると、直ちに時刻情報に指定された時刻値を、通常
の方法によって、リアルタイマに設定する。
以上の制御方式により、通常は複合計算機システム内の
各リアルタイマを、計算機1のリアルタイマに揃えて、
一定の誤差範囲内の時刻に設定することができる。
しかし、時に通信網5の輻幀による通信時間の延長、あ
るいは受信側計算機2の処理の遅延、等によって、計算
機1の送信時に予定した時刻には、計算機2のリアルタ
イマの設定が実行されない場合がある。
そのような状況が発生した場合には、例えば、計算機2
のリアルタイマは、他の計算機1.3.4のリアルタイ
マより、許容限界以上に遅延した時刻を示す状態でシス
テムが運用されることになり、例えば、時刻が関係する
、計算機間の処理において、矛盾を生じ得る等の問題が
ある。
〔問題点を解決するための手段〕
第1図は、本発明の構成を示すブロック図である。
図は、前記統制センタとなる計算機1の制御部の構成を
示し、10はリアルタイマ9に基づいて時刻情報を作成
する時刻情報発生部、11は送信処理部、12は受信処
理部、13は送信から応答受信までの時間を監視する応
答監視部である。
〔作用〕
リアルタイマ9は、予めコンソール20から初期値を設
定されているものとする。
コンソール20からの指示で、時刻情報発生部10が起
動されると、リアルタイマ9から時刻を読み取り、それ
に所定の時間値を加算して時刻情報を作成する。
時刻情報は、送信処理部11により、指定の計算機宛て
に送出される。
相手の計算機は、これを受信すると、通常の伝送制御に
従う、規定の応答を返すので、受信処理部12が応答を
受信する。
応答監視部13は、時刻情報発生部10から、送信した
時刻情報を受は取り、又応答の受信時刻をリアルタイマ
9から読み取り、時刻情報の時刻と、応答受信時刻を比
較し、結果を時刻情報発生部1゜に通知する。
時刻情報発生部10は、差が所定許容時間値以内であれ
ば、コンソール20に終了を通知して、指定の処理をお
わる。許容時間値を越えていれば、再びリアルタイマ9
を読んで、時刻情報の発生から前記の処理を再実行する
以上の制御により、時刻情報の伝送の遅延が、予定の遅
延時間より大きい場合には、再送信情報によって設定値
が訂正されることになる。従って、リアルタイマの時刻
が所要の誤差範囲を越える状態で運用されることを、避
けることが可能になる。
〔実施例〕
第1図において、リアルタイマ9は、例えば数マイクロ
秒ごとに歩進する、2進カウンタを主要素として構成さ
れ、少なくとも1日の間の時刻を表示することができる
このシステムの稼動を開始するに際して、オペレータ:
!、コンソール20から指令して、タイマ設定処理部2
1を起動し、リアルタイマ9に設定すべき時刻値を入力
する。
タイマ設定処理部21は、時7分7秒で表示される入力
時刻値を、要すればリアルタイマ9のカウンタ上の2進
数表現に変換して、リアルタイマ9に設定する。
オペレータは、複合計算機システム内の他の計算機のリ
アルタイマに初期値を設定するために、コンソール20
から時刻情報発生部10を呼び出し、宛先計算機のアド
レスを入力する。
時刻情報発生部10は、例えば各計算機に対応する加算
値を示す加算値表を保持し、指定された計算機アドレス
により、その表から該当の加算値を読み出し、リアルタ
イマ9から現時刻を読み出して、両者を加算することに
より、時刻情報を発生する。
この加算値は、この計算機から、各計算機へメンセージ
を伝送するに必要な、処理及び標準的な伝送時間を考慮
して決定し、例えば、上記により発生する時刻情報をそ
のま\使用して、受信側計算機のリアルタイマを設定し
た場合に、正確な時刻が設定できるように定める。
発生した時刻情報に、所要の制御情報を追加したメソセ
ージを構成し、指定の計算機アドレスと共に、送信処理
部工1に渡し、送信を依頼する。
送信処理部11が、通常の一方式で上記メツセージを指
定の計算機宛に送信する。このメツセージを相手の計算
機が受信すると、伝送制御手順に従って、応答情報を返
送する。
又相手計算機では、受信した時刻情報によって、リアル
タイマを設定する。
受信処理部12が、時刻情報の送信に対する応答情報を
受信し、それが正常受信を示す応答であれば、応答受信
を直ちに応答監視部13に通知する。
正常な受信がなされていない場合には、送信処理部11
に通知し、送信処理部11によって、伝送制御手順によ
る所定の伝送誤り回復処理等が行われる。
応答監視部13は、時刻情報発生部10から、発生した
時刻情報、及び要すれば計算機アドレスを受は取って、
応答受信を待っている。受信処理部12から正常応1・
°i受信の通知を受けると、直ちにリアルタイマ9から
現時刻を読み出し、時刻情報と比較する。
比較結果は時刻情報発生部10へ通知され、時刻情報発
生部10は、両時刻値の差が許容値以内の場合には、処
理完了をコンソール20に表示して処理を終わる。
上記の差が、許容値より大きい場合には、再びリアルタ
イマ9の読み出しから始まる時刻情報送信処理を開始す
る。
上記許容値は、一定値でもよいが、各計算機ごとに定め
るようにすれば、誤差範囲のより小さな時刻設定が可能
になる。その場合には、応答監視部13が、計算機ごと
の許容値を示す表を保持するものとする。
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、通信
網で接続された複合計算機システムの、各計算機のリア
ルタイマの時刻を、正確に設定することが、簡単な手段
によって可能になるので、システムの信頼性及び経済性
を改善するという著しい工業的効果がある。
【図面の簡単な説明】
第1図は本発明の実施例ブロック図、 第2図は複合計算機システムの構成例ブロック図である
。 図において、 1〜4は計算機、   5は通信網、 9はリアルタイマ、  10は時刻情報発生部、11は
送信処理部、   12は受信処理部、13は応答監視
部、   20はコンソール、21はタイマ設定処理部 を示す。 牟2 閲

Claims (1)

  1. 【特許請求の範囲】 通信網によって相互に接続された、複数の計算機からな
    る複合計算機システムの、該計算機において、 所定の時刻情報を、他の該計算機へ送信する手段(9、
    10、11)、 該送信に対する、該他の計算機からの応答を受信する手
    段(12)、 上記送信後、該応答受信までの時間が、所定の時間範囲
    外にあることを検出して、所定の時刻情報を、再送信す
    る手段(13、10)を有することを特徴とするリアル
    タイマ設定方式。
JP60147358A 1985-07-04 1985-07-04 リアルタイマ設定方式 Pending JPS628256A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60147358A JPS628256A (ja) 1985-07-04 1985-07-04 リアルタイマ設定方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60147358A JPS628256A (ja) 1985-07-04 1985-07-04 リアルタイマ設定方式

Publications (1)

Publication Number Publication Date
JPS628256A true JPS628256A (ja) 1987-01-16

Family

ID=15428389

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60147358A Pending JPS628256A (ja) 1985-07-04 1985-07-04 リアルタイマ設定方式

Country Status (1)

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JP (1) JPS628256A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57176434A (en) * 1981-04-22 1982-10-29 Omron Tateisi Electronics Co Absolute time synchronizing system for decentralized processing system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57176434A (en) * 1981-04-22 1982-10-29 Omron Tateisi Electronics Co Absolute time synchronizing system for decentralized processing system

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