JPS628026B2 - - Google Patents
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- JPS628026B2 JPS628026B2 JP55156139A JP15613980A JPS628026B2 JP S628026 B2 JPS628026 B2 JP S628026B2 JP 55156139 A JP55156139 A JP 55156139A JP 15613980 A JP15613980 A JP 15613980A JP S628026 B2 JPS628026 B2 JP S628026B2
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- JP
- Japan
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- oxidation
- oxide film
- substrate
- mask
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に絶
縁物による素子分離技術を改良した半導体装置の
製造方法に係る。
縁物による素子分離技術を改良した半導体装置の
製造方法に係る。
半導体集積回路における分離技術に関しては高
集積化、製造プロセスの容易化を図るものとして
一般に分離領域を選択酸化技術によつて形成した
酸化膜を使用するものが知られている。この方式
によれば、能動領域の周囲が酸化膜によつて取り
囲まれているため、ベース拡散等においてセルフ
アラインメントが可能で従来のようなマスク合せ
のための不要な部分が少略でき、高集積化が可能
となり、また側面が深い酸化膜により構成された
ことによつて接合容量は桁違いに減少する。しか
しながら、この方式ではシリコン基板中に熱酸化
膜を選択的に埋没させる構造のため、シリコン基
板に大きな歪が生じ、素子の電気的特性を劣化さ
せ、耐酸化性マスクの構造、構成、膜厚及び選択
酸化条件、時にはシリコン基板そのものの材料自
身の選択に著しい制限を与えている。これは、例
えば文献IEDM“High Pressure Oxidation for
Isolation of High Speed Bipolar Devices”
1979年PP340〜343に記載されている。
集積化、製造プロセスの容易化を図るものとして
一般に分離領域を選択酸化技術によつて形成した
酸化膜を使用するものが知られている。この方式
によれば、能動領域の周囲が酸化膜によつて取り
囲まれているため、ベース拡散等においてセルフ
アラインメントが可能で従来のようなマスク合せ
のための不要な部分が少略でき、高集積化が可能
となり、また側面が深い酸化膜により構成された
ことによつて接合容量は桁違いに減少する。しか
しながら、この方式ではシリコン基板中に熱酸化
膜を選択的に埋没させる構造のため、シリコン基
板に大きな歪が生じ、素子の電気的特性を劣化さ
せ、耐酸化性マスクの構造、構成、膜厚及び選択
酸化条件、時にはシリコン基板そのものの材料自
身の選択に著しい制限を与えている。これは、例
えば文献IEDM“High Pressure Oxidation for
Isolation of High Speed Bipolar Devices”
1979年PP340〜343に記載されている。
また、絶縁物の素子分離技術では酸化時間が長
いため、それがチヤンネルストツパの不純物の拡
散、再分布を与える影響が著しく大きい。例え
ば、横方向への拡散が大きいと、MOSトランジ
スタの場合、その実効チヤンネル幅は減少し、ド
レイン接合容量は増大するので高速デバイスの実
現に大きな障害となる。
いため、それがチヤンネルストツパの不純物の拡
散、再分布を与える影響が著しく大きい。例え
ば、横方向への拡散が大きいと、MOSトランジ
スタの場合、その実効チヤンネル幅は減少し、ド
レイン接合容量は増大するので高速デバイスの実
現に大きな障害となる。
更に、窒化シリコン膜をマスクにして熱酸化を
行なうと、“ホワイトリボン”と称されるシリコ
ンナイトライドが窒化シリコン膜下のシリコン基
板中に形成され、これが素子の耐圧不良の原因と
なる。
行なうと、“ホワイトリボン”と称されるシリコ
ンナイトライドが窒化シリコン膜下のシリコン基
板中に形成され、これが素子の耐圧不良の原因と
なる。
このようなことから、本出願人は半導体基板上
に該基板より酸化速度の速い材料層を形成し、こ
の材料層上に耐酸化性マスクを選択的に形成した
後該材料層を選択酸化し、酸化膜を形成し、更に
前記マスクとその下の材料層の少なくとも一部を
除去することにより、半導体基板への熱影響によ
る欠陥発生を抑制し、かつホワイトリボンの発生
を防止し、電気特性の良好な半導体装置の製造方
法を提案した（特願昭55−27310号）。しかしなが
ら、かかる方法において材料層として高濃度のリ
ンや砒素等の不純物がドープされた材料層（例え
ば多結晶シリコン層）を用いた場合、選択酸化時
に材料層中の不純物が半導体基板の素子領域に拡
散する恐れがある。例えば、多結晶シリコン層中
に高濃度のリンを含む場合、ｎチヤンネルMOS
トランジスタでは選択酸化時、素子領域にリンが
拡散して所望の閾値を得ることが困難となる。
に該基板より酸化速度の速い材料層を形成し、こ
の材料層上に耐酸化性マスクを選択的に形成した
後該材料層を選択酸化し、酸化膜を形成し、更に
前記マスクとその下の材料層の少なくとも一部を
除去することにより、半導体基板への熱影響によ
る欠陥発生を抑制し、かつホワイトリボンの発生
を防止し、電気特性の良好な半導体装置の製造方
法を提案した（特願昭55−27310号）。しかしなが
ら、かかる方法において材料層として高濃度のリ
ンや砒素等の不純物がドープされた材料層（例え
ば多結晶シリコン層）を用いた場合、選択酸化時
に材料層中の不純物が半導体基板の素子領域に拡
散する恐れがある。例えば、多結晶シリコン層中
に高濃度のリンを含む場合、ｎチヤンネルMOS
トランジスタでは選択酸化時、素子領域にリンが
拡散して所望の閾値を得ることが困難となる。
本発明は上記本出願人提案の方法を改良するた
めになされたもので、半導体基板上に酸化膜を介
して該基板より酸化速度の速い不純物を含む材料
層を形成し、これを耐酸化性マスクを用いて選択
酸化すると共に、選択酸化時の温度、時間に応じ
て前記酸化膜の膜厚を制御することによつて、半
導体基板への熱影響を抑制しつつストレス発生を
招くことなく、しかも材料層中の不純物の基板へ
の拡散を生じずに基板上に素子間分離膜を形成で
き、もつて欠陥発生が極めて少なく、かつ不要な
不純物の拡散のない半導体基板を有し、電気特性
が良好で素子の微細化を達成した半導体装置の製
造方法を提供できるものである。
めになされたもので、半導体基板上に酸化膜を介
して該基板より酸化速度の速い不純物を含む材料
層を形成し、これを耐酸化性マスクを用いて選択
酸化すると共に、選択酸化時の温度、時間に応じ
て前記酸化膜の膜厚を制御することによつて、半
導体基板への熱影響を抑制しつつストレス発生を
招くことなく、しかも材料層中の不純物の基板へ
の拡散を生じずに基板上に素子間分離膜を形成で
き、もつて欠陥発生が極めて少なく、かつ不要な
不純物の拡散のない半導体基板を有し、電気特性
が良好で素子の微細化を達成した半導体装置の製
造方法を提供できるものである。
すなわち、本発明は半導体基板上に酸化膜を形
成する工程と、この酸化膜上に該基板より酸化速
度の速い不純物を含む材料層を形成する工程と、
この材料層上に耐酸化性マスクを選択的に形成し
た後、該マスクを用いて前記材料層を選択酸化
し、厚い酸化膜を形成する工程と、前記耐酸化性
マスクを除去した後、残存材料層の少なくとも一
部を除去する工程とを具備した半導体装置の製造
にあたり、上記基板上に形成する酸化膜の膜厚を
上記選択酸化時の温度及び酸化時間に応じて制御
するこを特徴とするものである。
成する工程と、この酸化膜上に該基板より酸化速
度の速い不純物を含む材料層を形成する工程と、
この材料層上に耐酸化性マスクを選択的に形成し
た後、該マスクを用いて前記材料層を選択酸化
し、厚い酸化膜を形成する工程と、前記耐酸化性
マスクを除去した後、残存材料層の少なくとも一
部を除去する工程とを具備した半導体装置の製造
にあたり、上記基板上に形成する酸化膜の膜厚を
上記選択酸化時の温度及び酸化時間に応じて制御
するこを特徴とするものである。
本発明における基板上に形成される酸化膜は不
純物を含む材料層を選択酸化する際、該材料層中
の不純物が基板中に拡散するのを阻止する作用を
する。但し、本発明においては、酸化膜を単に形
成するのではなく、選択酸化時の温度、時間に応
じて酸化膜の膜厚を制御することを特徴とする。
すなわち、材料層中の不純物の拡散は主に選択酸
化時の時間と温度に依存することから、単に基板
と材料層の間に酸化膜を介在したのでは、該材料
層中の不純物の拡散阻止が十分達成できない場合
を生じる。そこで、上述の如く選択酸化時の温度
が高かつたり、時間が長かつたりする場合は酸化
膜の膜厚を大きくすることによつて、該酸化膜に
よる不純物の拡散阻止を確実に達成できるように
したものである。具体的にはリン濃度が１×
1016／cm３の多結晶シリコン層を1000℃、200分
間選択酸化する場合は酸化膜の膜厚を1500Å以上
にすることが望ましい。かかる酸化膜としては熱
酸化膜、CVD−SiO2膜等を挙げることができ
る。
純物を含む材料層を選択酸化する際、該材料層中
の不純物が基板中に拡散するのを阻止する作用を
する。但し、本発明においては、酸化膜を単に形
成するのではなく、選択酸化時の温度、時間に応
じて酸化膜の膜厚を制御することを特徴とする。
すなわち、材料層中の不純物の拡散は主に選択酸
化時の時間と温度に依存することから、単に基板
と材料層の間に酸化膜を介在したのでは、該材料
層中の不純物の拡散阻止が十分達成できない場合
を生じる。そこで、上述の如く選択酸化時の温度
が高かつたり、時間が長かつたりする場合は酸化
膜の膜厚を大きくすることによつて、該酸化膜に
よる不純物の拡散阻止を確実に達成できるように
したものである。具体的にはリン濃度が１×
1016／cm３の多結晶シリコン層を1000℃、200分
間選択酸化する場合は酸化膜の膜厚を1500Å以上
にすることが望ましい。かかる酸化膜としては熱
酸化膜、CVD−SiO2膜等を挙げることができ
る。
本発明における半導体基板より酸化速度の速い
材料層は選択酸化により素子間分離膜としての酸
化膜を形成するために利用される。かかる材料と
しては、例えばリン、砒素、ボロンなどの不純物
が高濃度ドープされた多結晶シリコン、或いはモ
リブデンシリサイド、タングステンシリサイド、
タンタルシリサイドなどの金属硅化物等を挙げる
ことができる。
材料層は選択酸化により素子間分離膜としての酸
化膜を形成するために利用される。かかる材料と
しては、例えばリン、砒素、ボロンなどの不純物
が高濃度ドープされた多結晶シリコン、或いはモ
リブデンシリサイド、タングステンシリサイド、
タンタルシリサイドなどの金属硅化物等を挙げる
ことができる。
本発明における耐酸化性マスクの形成手段とし
ては、例えば材料層上に直接窒化シリコン膜を堆
積し、光蝕刻法で作られたフオトレジストパター
ンをエツチングマスクとしてパターニングして窒
化シリコンパターンからなる耐酸化性マスクを形
成する方法、材料層上に酸化膜、窒化シリコン膜
を順次形成し、これらを光蝕刻法で作られたフオ
トレジストパターンをエツチングマスクとしてパ
ターニングして２層構造の耐酸化性マスクを形成
する方法等を挙げることができる。こうして形成
された耐酸化性マスクは半導体基板にチヤンネル
ストツパを形成するための不純物ドーピングのマ
スクとして用いることもできる。なお、この耐酸
化性マスクを形成する際に用いたフオトレジスト
パターンを不純物ドーピングのマスクとして使用
してもよい。また、前記耐酸化性マスクは材料層
の選択酸化時のマスクとして用いる。特に、材料
層上に直接窒化シリコンパターンからなる耐酸化
性マスクを形成し、これを用いて材料層を選択酸
化すると、マスク下への酸化膜の喰い込み、いわ
ゆるバーズビークを著しく抑制できると共に、残
存材料層表面の一部にオキシナイトライド膜が生
成されるのを防止できる。なお、オキシトイトラ
イド膜が生成されないことによる効果は以下の如
くである。即ち、選択酸化により材料層の露出部
付近に厚い酸化膜を形成し、マスクを除去した
後、残存材料層を除去するが、この除去にあたつ
ては形成すべき素子間分離膜がオーバーハング構
造となるのを避けるために反応性スパツタイオン
エツチングにより除去する。しかし、このエツチ
ング時に残存した帯状のオキシナイトライド膜が
生成されると、これがエツチングマスクとして作
用し、厚い酸化膜に沿つて材料層が残る。こうし
た状態で残つた材料層を熱酸化して酸化膜に変換
すると、素子間分離膜の面積が広くなる、つまり
寸法変換差が大きくなり、素子の微細化の妨げと
なる。したがつて、選択酸化時に、耐酸化性マス
ク下の材料層表面の一部にオキシナイトライド膜
が生じないことは、素子の微細化の点から極めて
有益である。
ては、例えば材料層上に直接窒化シリコン膜を堆
積し、光蝕刻法で作られたフオトレジストパター
ンをエツチングマスクとしてパターニングして窒
化シリコンパターンからなる耐酸化性マスクを形
成する方法、材料層上に酸化膜、窒化シリコン膜
を順次形成し、これらを光蝕刻法で作られたフオ
トレジストパターンをエツチングマスクとしてパ
ターニングして２層構造の耐酸化性マスクを形成
する方法等を挙げることができる。こうして形成
された耐酸化性マスクは半導体基板にチヤンネル
ストツパを形成するための不純物ドーピングのマ
スクとして用いることもできる。なお、この耐酸
化性マスクを形成する際に用いたフオトレジスト
パターンを不純物ドーピングのマスクとして使用
してもよい。また、前記耐酸化性マスクは材料層
の選択酸化時のマスクとして用いる。特に、材料
層上に直接窒化シリコンパターンからなる耐酸化
性マスクを形成し、これを用いて材料層を選択酸
化すると、マスク下への酸化膜の喰い込み、いわ
ゆるバーズビークを著しく抑制できると共に、残
存材料層表面の一部にオキシナイトライド膜が生
成されるのを防止できる。なお、オキシトイトラ
イド膜が生成されないことによる効果は以下の如
くである。即ち、選択酸化により材料層の露出部
付近に厚い酸化膜を形成し、マスクを除去した
後、残存材料層を除去するが、この除去にあたつ
ては形成すべき素子間分離膜がオーバーハング構
造となるのを避けるために反応性スパツタイオン
エツチングにより除去する。しかし、このエツチ
ング時に残存した帯状のオキシナイトライド膜が
生成されると、これがエツチングマスクとして作
用し、厚い酸化膜に沿つて材料層が残る。こうし
た状態で残つた材料層を熱酸化して酸化膜に変換
すると、素子間分離膜の面積が広くなる、つまり
寸法変換差が大きくなり、素子の微細化の妨げと
なる。したがつて、選択酸化時に、耐酸化性マス
ク下の材料層表面の一部にオキシナイトライド膜
が生じないことは、素子の微細化の点から極めて
有益である。
本発明における残存材料層の除去手段として
は、酸化膜端部下がオーバーハング構造となるの
を避けるために、基板に対して略垂直に残存材料
層をエツチングし得る反応性スパツタイオンエツ
チング法、イオンビームエツチング法などの異方
性エツチング法を採用することが望ましい。
は、酸化膜端部下がオーバーハング構造となるの
を避けるために、基板に対して略垂直に残存材料
層をエツチングし得る反応性スパツタイオンエツ
チング法、イオンビームエツチング法などの異方
性エツチング法を採用することが望ましい。
次に、本発明をｎチヤンネルMOS ICの製造に
適用した例について第１図〜第６図を参照して説
明する。
適用した例について第１図〜第６図を参照して説
明する。
実施例
〔〕 まず、ｐ型の単結晶シリコン基板１を熱
酸化処理して、その主面に厚さ1500Åの熱酸化
膜２を成長させた後、熱酸化膜２上に多結晶シ
リコンをPOCl3雰囲気中で気相成長させ、基板
より酸化速度の速い材料層である厚さ4000Å、
リン濃度１×1016／cm３のリンドープ多結晶シ
リコン層３を堆積した（第１図図示）。つづい
て、多結晶シリコン層３上に直接厚さ2000Åの
窒化シリコン膜を気相成長法により堆積し、反
応性スパツタイオンエツチングを用いてフオト
エツチングプロセスによりパターニングして窒
化シリコンパターン４を形成した。ひきつづ
き、窒化シリコンパターン４をマスクとしてボ
ロンを出力180keV、ドーズ量４×1013／cm２
の条件でイオン注入し、活性化して基板１に
p+型のチヤンネルストツパ５………を形成し
た（第２図図示）。なお、この場合窒化シリコ
ンパターンの形成に使用したフオトレジストパ
ターンをマスクとしてボロンのイオン注入を行
なつてもよい。
酸化処理して、その主面に厚さ1500Åの熱酸化
膜２を成長させた後、熱酸化膜２上に多結晶シ
リコンをPOCl3雰囲気中で気相成長させ、基板
より酸化速度の速い材料層である厚さ4000Å、
リン濃度１×1016／cm３のリンドープ多結晶シ
リコン層３を堆積した（第１図図示）。つづい
て、多結晶シリコン層３上に直接厚さ2000Åの
窒化シリコン膜を気相成長法により堆積し、反
応性スパツタイオンエツチングを用いてフオト
エツチングプロセスによりパターニングして窒
化シリコンパターン４を形成した。ひきつづ
き、窒化シリコンパターン４をマスクとしてボ
ロンを出力180keV、ドーズ量４×1013／cm２
の条件でイオン注入し、活性化して基板１に
p+型のチヤンネルストツパ５………を形成し
た（第２図図示）。なお、この場合窒化シリコ
ンパターンの形成に使用したフオトレジストパ
ターンをマスクとしてボロンのイオン注入を行
なつてもよい。
〔〕 次いで、窒化シリコンパターン４を耐酸
化性マスクとして多結晶シリコン層３を1000
℃、200分間選択酸化した。この時、多結晶シ
リコン層３の露出部付近が酸化されて寸法変換
差が0.15μｍの素子間分離用の厚さ8000Åの厚
い酸化膜６が形成された（第３図図示）。ま
た、窒化シリコンパターン４下の厚い酸化膜６
に沿う残存多結晶シリコン層３′の表面部分に
はオキシナイトライド膜は全く生じなかつた。
更に、同選択酸化において、多結晶シリコン層
３′中のリンがシリコン基板１に拡散するのを
熱酸化膜２により阻止された。
化性マスクとして多結晶シリコン層３を1000
℃、200分間選択酸化した。この時、多結晶シ
リコン層３の露出部付近が酸化されて寸法変換
差が0.15μｍの素子間分離用の厚さ8000Åの厚
い酸化膜６が形成された（第３図図示）。ま
た、窒化シリコンパターン４下の厚い酸化膜６
に沿う残存多結晶シリコン層３′の表面部分に
はオキシナイトライド膜は全く生じなかつた。
更に、同選択酸化において、多結晶シリコン層
３′中のリンがシリコン基板１に拡散するのを
熱酸化膜２により阻止された。
〔〕 次いで、窒化シリコンパターン４をCF4
系のドライエツチングにより除去した後、残存
多結晶シリコン層３′をCCl4系の反応性スパツ
タイオンエツチングで除去した。この時、残存
多結晶シリコン層３′表面にはオキシナイトラ
イド膜が存在していないため厚い酸化膜６に対
してセルフアラインで該多結晶シリコン層３′
が略垂直にエツチングされ、第４図に示す如く
厚い酸化膜６のオーバーハング部に多結晶シリ
コン層３″が残つた。つづいて、露出した熱酸
化膜２部分をフツ化アンモニウム液で除去して
基板１表面の一部を露出させた後、熱酸化処理
を施した。この時、単結晶シリコン基板１の露
出面に厚さ400Åのゲート酸化膜７が成長され
ると同時に、オーバーハング部に残つた多結晶
シリコン層３″が酸化膜となり前記厚い酸化膜
と共にオーバーハングのない素子間分離膜８が
形成された（第５図図示）。
系のドライエツチングにより除去した後、残存
多結晶シリコン層３′をCCl4系の反応性スパツ
タイオンエツチングで除去した。この時、残存
多結晶シリコン層３′表面にはオキシナイトラ
イド膜が存在していないため厚い酸化膜６に対
してセルフアラインで該多結晶シリコン層３′
が略垂直にエツチングされ、第４図に示す如く
厚い酸化膜６のオーバーハング部に多結晶シリ
コン層３″が残つた。つづいて、露出した熱酸
化膜２部分をフツ化アンモニウム液で除去して
基板１表面の一部を露出させた後、熱酸化処理
を施した。この時、単結晶シリコン基板１の露
出面に厚さ400Åのゲート酸化膜７が成長され
ると同時に、オーバーハング部に残つた多結晶
シリコン層３″が酸化膜となり前記厚い酸化膜
と共にオーバーハングのない素子間分離膜８が
形成された（第５図図示）。
〔〕 次いで、常法にしたがつてゲート酸化膜
７上に多結晶シリコンからなるゲート電極９を
形成し、同ゲート電極９をマスクとして砒素の
イオン注入、活性化を施してn+型のソース、
ドレイン１０，１１を形成し、CVD−SiO2膜
１２、Al配線１３，１４の形成等を経た後、
1000℃、60分間の熱処理を施してｎチヤンネル
MOS ICを製造した（第６図図示）。
７上に多結晶シリコンからなるゲート電極９を
形成し、同ゲート電極９をマスクとして砒素の
イオン注入、活性化を施してn+型のソース、
ドレイン１０，１１を形成し、CVD−SiO2膜
１２、Al配線１３，１４の形成等を経た後、
1000℃、60分間の熱処理を施してｎチヤンネル
MOS ICを製造した（第６図図示）。
しかして、本発明は単結晶シリコン基板１上
に設けられた該基板より酸化速度の速いリンド
ープ多結晶シリコン層３を選択酸化することに
より素子間分離膜を形成するため、基板１への
熱影響を抑制でき、熱影響に伴なう基板１への
欠陥発生、不純物の再拡散を少なくできる。ま
た、従来の選択酸化法の如く基板１を直接酸化
して素子間分離膜を造るのではなく、基板１上
のリンドープ多結晶シリコン層３の選択酸化に
より素子間分離膜１８を形成するため、基板１
への多大なストレス発生を防止できる。しか
も、多結晶シリコン層３上に直接窒化シリコン
パターン４を形成した選択酸化において、リン
ドープ多結晶シリコン層３中のリンが基板１に
拡散するのを所定の膜厚に制御した熱酸化膜２
により阻止できる。更に、選択酸化時に、オキ
シナイトライド膜が多結晶シリコン層３上の一
部に形成されないことは勿論、基板１上にも全
く形成されない。したがつて、欠陥発生が極め
て少なく、かつチヤンネル領域へのリンの拡散
のないｐ型単結晶シリコン基板１を備えること
から、所望の閾値電圧を有し電気特性が良好な
高信頼性のｎチヤンネルMOS ICを製造でき
る。
に設けられた該基板より酸化速度の速いリンド
ープ多結晶シリコン層３を選択酸化することに
より素子間分離膜を形成するため、基板１への
熱影響を抑制でき、熱影響に伴なう基板１への
欠陥発生、不純物の再拡散を少なくできる。ま
た、従来の選択酸化法の如く基板１を直接酸化
して素子間分離膜を造るのではなく、基板１上
のリンドープ多結晶シリコン層３の選択酸化に
より素子間分離膜１８を形成するため、基板１
への多大なストレス発生を防止できる。しか
も、多結晶シリコン層３上に直接窒化シリコン
パターン４を形成した選択酸化において、リン
ドープ多結晶シリコン層３中のリンが基板１に
拡散するのを所定の膜厚に制御した熱酸化膜２
により阻止できる。更に、選択酸化時に、オキ
シナイトライド膜が多結晶シリコン層３上の一
部に形成されないことは勿論、基板１上にも全
く形成されない。したがつて、欠陥発生が極め
て少なく、かつチヤンネル領域へのリンの拡散
のないｐ型単結晶シリコン基板１を備えること
から、所望の閾値電圧を有し電気特性が良好な
高信頼性のｎチヤンネルMOS ICを製造でき
る。
また、リンドープ多結晶シリコン層３の選択
酸化時、窒化シリコンパターン４下の多結晶シ
リコン層３部分への酸化膜の喰い込み、つまり
バーズビークは0.15μｍに抑えられること、並
びに残存多結晶シリコン層３′表面の一部にオ
キシナイトライド膜が生成せず、厚い酸化膜６
に対してセルフアラインで該多結晶シリコン層
３′を略垂直にエツチングできることにより、
寸法変換差が少なく微細な素子分離膜８を形成
でき、その結果素子の微細化が達成された
MOS ICを得ることができる。
酸化時、窒化シリコンパターン４下の多結晶シ
リコン層３部分への酸化膜の喰い込み、つまり
バーズビークは0.15μｍに抑えられること、並
びに残存多結晶シリコン層３′表面の一部にオ
キシナイトライド膜が生成せず、厚い酸化膜６
に対してセルフアラインで該多結晶シリコン層
３′を略垂直にエツチングできることにより、
寸法変換差が少なく微細な素子分離膜８を形成
でき、その結果素子の微細化が達成された
MOS ICを得ることができる。
なお、本発明は上記実施例の如きｎチヤンネ
ルMOS ICの製造のみに限らず、ｐチヤンネル
のMOS IC、バイポーラIC、I2L、CCD等にも
同様に適用できる。
ルMOS ICの製造のみに限らず、ｐチヤンネル
のMOS IC、バイポーラIC、I2L、CCD等にも
同様に適用できる。
以上詳述した如く、本発明によれば半導体基板
上に酸化膜を介して不純物を含む材料層を形成
し、該材料層を選択酸化すると共に、選択酸化時
の温度、時間に応じて前記酸化膜の膜厚を制御す
ることによつて、基板への熱影響を抑制しつつス
トレス発生を招くことなく、しかも材料層中の不
純物の基板への拡散を生じずに、基板上に素子間
分離膜を形成でき、もつて欠陥発生が極めて少な
く、かつ不要な不純物の拡散のない半導体基板を
備え、電気特性が良好で素子の微細化を達成した
半導体装置の製造方法を提供できるものである。
上に酸化膜を介して不純物を含む材料層を形成
し、該材料層を選択酸化すると共に、選択酸化時
の温度、時間に応じて前記酸化膜の膜厚を制御す
ることによつて、基板への熱影響を抑制しつつス
トレス発生を招くことなく、しかも材料層中の不
純物の基板への拡散を生じずに、基板上に素子間
分離膜を形成でき、もつて欠陥発生が極めて少な
く、かつ不要な不純物の拡散のない半導体基板を
備え、電気特性が良好で素子の微細化を達成した
半導体装置の製造方法を提供できるものである。
第１図〜第６図は本発明の実施例におけるｎチ
ヤンネルMOS ICの製造工程を示す断面図であ
る。 １……ｐ型単結晶シリコン層、２……熱酸化
膜、３……リンドープ多結晶シリコン層、３′…
…残存多結晶シリコン層、４……窒化シリコンパ
ターン、５……p+型のチヤンネルストツパ、６
……厚い酸化膜、７……ゲート酸化膜、８……素
子間分離膜、９……ゲート電極、１０……n+型
ソース、１１……n+型ドレイン、１２……CVD
−SiO2膜、１３，１４……Al配線。
ヤンネルMOS ICの製造工程を示す断面図であ
る。 １……ｐ型単結晶シリコン層、２……熱酸化
膜、３……リンドープ多結晶シリコン層、３′…
…残存多結晶シリコン層、４……窒化シリコンパ
ターン、５……p+型のチヤンネルストツパ、６
……厚い酸化膜、７……ゲート酸化膜、８……素
子間分離膜、９……ゲート電極、１０……n+型
ソース、１１……n+型ドレイン、１２……CVD
−SiO2膜、１３，１４……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に酸化膜を形成する工程と、こ
の酸化膜上に該基板より酸化速度の速い不純物を
含む材料層を形成する工程と、この材料層上に耐
酸化性マスクを選択的に形成した後、該マスクを
用いて前記材料層を選択酸化し、厚い酸化膜を形
成する工程と、前記耐酸化性マスクを除去した
後、残存材料層の少なくとも一部を除去する工程
とを具備した半導体装置の製造にあたり、上記基
板上に形成する酸化膜の膜厚を上記選択酸化時の
温度及び酸化時間に応じて制御することを特徴と
する半導体装置の製造方法。 ２ 半導体基板より酸化速度の速い不純物を含む
材料として、高濃度の砒素、リン又はボロンがド
ープされた多結晶シリコンを用いることを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。 ３ 耐酸化性マスクが窒化シリコンからなること
を特徴とする特許請求の範囲第１項又は第２項記
載の半導体装置の製造方法。 ４ 耐酸化性マスク又は該マスクを形成するため
のフオトレジストを、半導体基板に該基板と同導
電型の不純物をドーピングするためのマスクとし
て用いることを特徴とする特許請求の範囲第１項
ないし第３項いずれか記載の半導体装置の製造方
法。 ５ 残存材料層の少なくとも一部を除去するに際
し異方性エツチングを用いて行なうことを特徴と
する特許請求の範囲第１項ないし第４項いずれか
記載の半導体装置の製造方法。 ６ 選択酸化により形成された厚い酸化膜を素子
間分離膜として用いることを特徴とする特許請求
の範囲第１項ないし第５項いずれか記載の半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156139A JPS5779637A (en) | 1980-11-06 | 1980-11-06 | Manufacture of semiconductor device |
| EP81305215A EP0051488B1 (en) | 1980-11-06 | 1981-11-02 | Method for manufacturing a semiconductor device |
| DE8181305215T DE3168688D1 (en) | 1980-11-06 | 1981-11-02 | Method for manufacturing a semiconductor device |
| US06/317,616 US4459325A (en) | 1980-11-06 | 1981-11-03 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156139A JPS5779637A (en) | 1980-11-06 | 1980-11-06 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5779637A JPS5779637A (en) | 1982-05-18 |
| JPS628026B2 true JPS628026B2 (ja) | 1987-02-20 |
Family
ID=15621174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55156139A Granted JPS5779637A (en) | 1980-11-06 | 1980-11-06 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5779637A (ja) |
-
1980
- 1980-11-06 JP JP55156139A patent/JPS5779637A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5779637A (en) | 1982-05-18 |
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