JPS6276866A - パラレル−シリアル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、画像ファイル装置に係り、特にし。

−ザビームプリンタ等ドツト単位の印刷装置へ□。

の出力制御回路においてデータ転送遅れによる。

印字不良防止に好適な手段を持たせたパラレル。

−シリアル変換回路に関する。

〔発明の背景〕

従来、レーザビームプリンタ（ＬＢＰ）廊の。

ドツト単位の印刷装置を制御する場合、専用の。

ページメモリを有するケースがあったが、印刷。

用紙の拡大に伴ないメモリ容量が膨大となり、。

非常に高価なものとなっていた。そのため実開。

昭５７−６９０３１　　号や実開昭５８−５１３３７Ｓ
　　号に示５されるようにメモリを共用し表示１画像処
理、゛印刷等を行う方式となってきた。しかし、この。

場合メモリバス上のバス権争奪に伴なうデータ。

取込み遅れによる同一データ２度打ち等の印字”不良が
発生するおそれがあった。　　　　　　　ＩＯ〔発明の
目的〕 本発明の目的は、データをパラレル−シリア・ル変換児
了時、次にシリアル変換すべきノくラレ・ルデータがバ
ス権争奪に伴ない取込み遅れが発・生じた場合、印字不
良の発生や、いたずらに工、５ラー検出をすることを防
止し、装置稼動率低下。

を、防ぐ回路を提供することにある。

〔発明の概要〕

本発明の特徴とするところは、ダイレクト嗜。

メモリΦアクセスによりメモリバスからデータ２゜をパ
ラレルに受取り、該データをシリアルデー。

りに変換してプリンタ制御回路に出力するパラ。

レルシリアル変換回路において、メモリバスか。

らのデータの受取り遅れが発生した場合、シリアルデー
タへの変換動作を停止させることにあ５る。

〔発明の実施例〕

以下、本発明の一実施例？ニオ１図および矛２・図によ
り説明する。なお本実施例ではプリンタ・出力制御回路
上のラインバッファは１ライン分１０２個持っているも
のとしている。プリンタに対・して印字命令を受けた制
御回路はプリンタに対・し起動命令を発行すると同時に
ラインバッファ・に印字すべきデータなメモリバスより
ダイレフ。

ト書メモリ・アクセス（ＤＭＡ）で取込みを開、５始す
る。ダイレクト書メモリーアクセス・コン。

トローラ（ＤＭＡＣ）１でメモリバスに対しバ。

ス使用要求（ＲＥＱ）を送出し、バス使用許可。

（ＡＣＫ）受信時、１ラインの最初の１ワード。

をパラレルで受取りデータラッチ２に取込む。２゜取込
まれたデータは既に全１をロードされキヤ。

リー出力が出ているカウンタ３の制御により、。

シフトレジスタ４に取り込まれる。このシフト。

レジスタ４はラッチとシフトを行なえる機能を。

有しており、カウンタ３のキャリー出力がある。

場合はランチ、ない場合は右シフト７行ないシ。

リアルデータが出力される。このシフトを行な。

うクロックは同時にカウンタ３も駆動しており、。

ＦＥＢ−＋Ｄ→・・・０→Ｆとカウントダウンされる。

。 １６回のシフトを終え、カウンタがＦとなりキヤ、。

リーが出力されると、そのシフト間にデータラ。

ツチ２へ既に取込まれている次のワードを７７゜トレジ
スタ４にラッチし、同様にシリアルデートを行なう。以
上の動作は１ライン印字に必要。

なワード数繰り返すが、シフト中にＤＭＡ（，１］５ にて行なわれている。メモリバスからのワード取込み時
、バス使用要求（ＲＥＱ）に対し、バス権争奪で敗れた
場合、バス動作クロックのＮ周期分遅れが発生し、カウ
ンタキャリーの出力時、データラッチ２へ次のワードが
取込まれて・　Ｓ　− いないケースが起りうる。この状態を検知した。

場合、すなわちカウンタキャリー発生時でかつ。

ＤＭＡＣｌが動作時において、ＡＮＤゲート５゜は条件
が揃わずその出力は発生しないため、力゛ウンタ３．ク
フトレジスタ４は動作しない。そ５の後バス使用許可信
号（ＡＣＫ）によりデータ。

ラッチ２へ次のワードが取り込まれると、ＡＮ’Ｄゲー
ト５の条件が整い出力が発生し、シリア。

ルシフト動作を開始する。１ライン分のシフト。

が終了するとプリンタ制御回路はプリンタから１０の次
のライン開始信号受信まで動作を停止し、・次のライン
開始信号受信時、ラインバッファの・切替を行ない、既
取込済ラインバッファのドラ・ト情報をプリンタへ送出
すると共に、空きのう・インバッファへ次に印字すべき
データの取込み１５を行なう。以上の動作を印字ライン
毎にライン。

バッファを切替えながら必要ライン数実施する。。

この実施例によればプリンタ印字時のデータ取。

込み遅れに伴なう印字不良を防止することがで。

きる。

１４　。

〔発明の効果〕

本発明によれば、データ取込み遅れ発生時の゛データの
抜けによる同一データ２度打ちや、本。

来メモリ素子や制御回路故障チェックのため設。

けている印字終了時のメモリアドレスチェック５でのエ
ラー検出を防止することができるので、。

故障の発生部位がないにもかかわらず元換する。

といった、システムダウンがなくなり、稼動率。

向上に大きな効果がある。

４、図面の簡単な説明　　　　　　　　　　　　１０才
１図は本発明の一実施例によるパラレル−・シリアル変
換回路のブロック図、才２図は、１′Ｆ１・図のタイミ
ングチャートである。

１・・・ダイレクト書メモリ・アクセス中コント・ロー
ラ（ＤＭＡＣ）、２・・・データラッチ、３・・・１５
バイナリカウンタ、４・・・シフトレジスタ、５・・・
。

ＡＮＤゲート。

Claims (1)

【特許請求の範囲】
1. １、ダイレクト・メモリ・アクセスによりメモリバスか
   らデータをパラレルに受取り、該パラレルデータをシリ
   アルデータに変換してプリンタ制御回路に出力するパラ
   レル−シリアル変換回路において、メモリバスからのデ
   ータの受取りが遅れた場合、シリアルデータへの変換動
   作を停止させることを特徴とするパラレル−シリアル変
   換回路。