JPS6269555A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 239000010409 thin film Substances 0.000 description 6
- SDTHIDMOBRXVOQ-UHFFFAOYSA-N 5-[bis(2-chloroethyl)amino]-6-methyl-1h-pyrimidine-2,4-dione Chemical compound CC=1NC(=O)NC(=O)C=1N(CCCl)CCCl SDTHIDMOBRXVOQ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリコントランジスタの製造に係り、特に集積
回路におけるシリコントランジスタの製造に関する。
回路におけるシリコントランジスタの製造に関する。
従来の技術及びその問題白
厚さが1〜30I!1の酸化物薄膜は例えば多結晶シリ
コンエミッタを有する装置のtlJ造などを始め様々な
トランジスタのIij&過程において使われている。か
かる珪素酸化物薄膜は装置の電気的性能を変化させるの
に使用されており、NPN(又はPNP)装置における
正孔(又は電子)のベースからエミッタへのパックイン
ジェクションを防1にするとによりエミッタ効率、従っ
て利得を改善すると考えられている。本出願人による1
986年2月20日出願の英国特許出願用831265
号はかかる層を成長さ1!る方法を開示した。この方法
には酸化雰囲気中にお1Jる500℃を超える渇1αへ
のパルス的な加熱段階が含まれるでいる。
コンエミッタを有する装置のtlJ造などを始め様々な
トランジスタのIij&過程において使われている。か
かる珪素酸化物薄膜は装置の電気的性能を変化させるの
に使用されており、NPN(又はPNP)装置における
正孔(又は電子)のベースからエミッタへのパックイン
ジェクションを防1にするとによりエミッタ効率、従っ
て利得を改善すると考えられている。本出願人による1
986年2月20日出願の英国特許出願用831265
号はかかる層を成長さ1!る方法を開示した。この方法
には酸化雰囲気中にお1Jる500℃を超える渇1αへ
のパルス的な加熱段階が含まれるでいる。
本発明の目的はかかる酸化物層の有用性をさらに発展さ
せるにある。
せるにある。
問題点を解決するための手段
本発明はトランジスタの単結晶ベース領域に境界面酸化
物層を形成し、該境界面酸化物層上に多結晶シリコン領
域を堆積し、該多結晶シリコン領域を例えばASあるい
はPでドープして]−クストリンジックエミッタ領域を
形成し、該酸化物層を低温ドライブインの間エミッタ中
のドーパン1へが単結晶領域へ過剰に拡散するのを防ぐ
単結晶領域と多結晶シリコン領域との間の障壁として使
用し、さらに短時間1−ランジスタに熱処理を加え、そ
の際熱処理温石ど時間を境界面領域が実質的に消失する
J:うに選んでやることを特徴とするトランジスタの製
造方法を提供する。
物層を形成し、該境界面酸化物層上に多結晶シリコン領
域を堆積し、該多結晶シリコン領域を例えばASあるい
はPでドープして]−クストリンジックエミッタ領域を
形成し、該酸化物層を低温ドライブインの間エミッタ中
のドーパン1へが単結晶領域へ過剰に拡散するのを防ぐ
単結晶領域と多結晶シリコン領域との間の障壁として使
用し、さらに短時間1−ランジスタに熱処理を加え、そ
の際熱処理温石ど時間を境界面領域が実質的に消失する
J:うに選んでやることを特徴とするトランジスタの製
造方法を提供する。
実施例
以下、本発明を実施例につき図面を参照しながら説明す
る。
る。
図はP形ベース領1或1ど、これに形成されIごP+領
域2,3と、これらのP”領域の間にある■ミッタ領b
1.4どを示J0ベース領域1には薄い境界面酸化物層
5が約1へ・3nmの厚さに形成されている。また、注
入の後素子十にパターン形成される多結晶シリ:1ンn
”領域6がP゛領域2.3を整合さけるのに使われる。
域2,3と、これらのP”領域の間にある■ミッタ領b
1.4どを示J0ベース領域1には薄い境界面酸化物層
5が約1へ・3nmの厚さに形成されている。また、注
入の後素子十にパターン形成される多結晶シリ:1ンn
”領域6がP゛領域2.3を整合さけるのに使われる。
この領域6は例えばASとPでドープされる。酸化物層
5の下側には薄い単結晶Tミッタ領域4が多結晶シリ」
ン/)P+うのエミッタドーパントの酸化物層りを通過
覆る拡散によって形成される。他の斜線をほどこした領
l或7,8は素子への接触部である。
5の下側には薄い単結晶Tミッタ領域4が多結晶シリ」
ン/)P+うのエミッタドーパントの酸化物層りを通過
覆る拡散によって形成される。他の斜線をほどこした領
l或7,8は素子への接触部である。
製造過程においては酸化物’A911.! 5が単結晶
ベース領域1上に形成され、次いで多結晶]ミッタ領域
6が酸化物薄膜51−にパターン形成される。さらに領
域6は前駅の如くドーJ(\れる。次いでドライブイン
がなされ浅い単結晶1−ミッタ領域4が形成される。酸
化物肋膜5は丁ミッタドーパントの拡散を遅ら11、こ
れにJ、り領域4が浅く保たれる。
ベース領域1上に形成され、次いで多結晶]ミッタ領域
6が酸化物薄膜51−にパターン形成される。さらに領
域6は前駅の如くドーJ(\れる。次いでドライブイン
がなされ浅い単結晶1−ミッタ領域4が形成される。酸
化物肋膜5は丁ミッタドーパントの拡散を遅ら11、こ
れにJ、り領域4が浅く保たれる。
図示した段階に到った後酸化物層はもはや不要になるの
でこれを無効化する処理がなされる。このために110
0℃での熱処理がなされ、数秒間の熱処理ににり薄膜は
完全に破壊される。
でこれを無効化する処理がなされる。このために110
0℃での熱処理がなされ、数秒間の熱処理ににり薄膜は
完全に破壊される。
このように、本発明では酸化物薄膜は製造過程の初期の
段階においてのみ使われ、多結晶シリコンエミッタ領域
からのエミッタドーパントの単結晶領域への過剰な拡散
を防ぐ。■ミツラド−パン1〜は注入の後900℃でド
ライブインされ多結晶シリコン中に迅速に分布するが、
かかる温度では安定な酸化物層のためこれを超えて移動
する拡散は遅らされる。この結束、エミッタドーパント
が非常に浅い単結晶領域へ拡散する際の拡散の正確な制
御が可能になる。これは装置の満足な性能を保証するの
に望ましい。薄膜は素子を最終的にカプセル化する前に
意図的に破壊されるので素子の利得や他の特性の変化は
酸化物層をそのまま残す過程よりも小さい。
段階においてのみ使われ、多結晶シリコンエミッタ領域
からのエミッタドーパントの単結晶領域への過剰な拡散
を防ぐ。■ミツラド−パン1〜は注入の後900℃でド
ライブインされ多結晶シリコン中に迅速に分布するが、
かかる温度では安定な酸化物層のためこれを超えて移動
する拡散は遅らされる。この結束、エミッタドーパント
が非常に浅い単結晶領域へ拡散する際の拡散の正確な制
御が可能になる。これは装置の満足な性能を保証するの
に望ましい。薄膜は素子を最終的にカプセル化する前に
意図的に破壊されるので素子の利得や他の特性の変化は
酸化物層をそのまま残す過程よりも小さい。
過程は境界面段階においてゲート酸化で開始され、次い
で)第1〜段階が実行されて半導体基板上にトランジス
タを形成Jべき場所が画成される。
で)第1〜段階が実行されて半導体基板上にトランジス
タを形成Jべき場所が画成される。
次いで43221人にイン)でベース領域が形成され、
さらにフォト段階で使ったフi]−レジメI〜がはがさ
れる。さらにフォト・リソグラ−ノイ段階が実行されて
境界面酸化物が形成されるべぎ領域が画成される。酸化
物のエツチングが行なわれ、さらに別のフォ]・レジス
I・段階が実行される。この掛に引続き上記の熱処理が
/rされ、境界面酸化物が形成され、その後に多結晶シ
リ−1ンの111積が実行される。
さらにフォト段階で使ったフi]−レジメI〜がはがさ
れる。さらにフォト・リソグラ−ノイ段階が実行されて
境界面酸化物が形成されるべぎ領域が画成される。酸化
物のエツチングが行なわれ、さらに別のフォ]・レジス
I・段階が実行される。この掛に引続き上記の熱処理が
/rされ、境界面酸化物が形成され、その後に多結晶シ
リ−1ンの111積が実行される。
本発明にJ:るトランジスタの製造においては、酸化物
層(5)が単結晶領11 (1)−1に形成され、また
その十に多結晶シリコン(6)がTウス1〜リンシツク
エミツタ領域として形成される。多結晶シリコンのドー
ピングの後事結晶シリ:]ン■ミッタ領域(4)がベー
ス領域中に−[クス]・リンシック多結晶シリ]ン■ミ
ッタ領時からの拡散にJ、って形成される。酸化物層(
5) lj拡散に対する障壁として作用し過剰なドーパ
ン1〜が単結晶領域に達するのを防止する。
層(5)が単結晶領11 (1)−1に形成され、また
その十に多結晶シリコン(6)がTウス1〜リンシツク
エミツタ領域として形成される。多結晶シリコンのドー
ピングの後事結晶シリ:]ン■ミッタ領域(4)がベー
ス領域中に−[クス]・リンシック多結晶シリ]ン■ミ
ッタ領時からの拡散にJ、って形成される。酸化物層(
5) lj拡散に対する障壁として作用し過剰なドーパ
ン1〜が単結晶領域に達するのを防止する。
上記の過程の後例えば1100°0の高湿で熱処理が数
秒間なされ、これにJ、り上記酸化物層は破晒される。
秒間なされ、これにJ、り上記酸化物層は破晒される。
この酸化物層を−1)的に使用することによってトラン
ジスタの特++は向干しまたより安定になる。
ジスタの特++は向干しまたより安定になる。
図は本発明方法を使用して製造されたトランジスタの製
)告段階途中での状態を必ずしも正しい縮尺ではなく示
す概略図である。 1・・・ベース領域、2.3・・・P”領域、4・・・
Tミッタ領域、5・・・酸化物層、6・・・多結晶シリ
コン領域、7. fl、 9・・・接触部。
)告段階途中での状態を必ずしも正しい縮尺ではなく示
す概略図である。 1・・・ベース領域、2.3・・・P”領域、4・・・
Tミッタ領域、5・・・酸化物層、6・・・多結晶シリ
コン領域、7. fl、 9・・・接触部。
Claims (3)
- (1)トランジスタの単結晶ベース領域に境界面酸化物
層を形成し、該境界面酸化物層上に多結晶シリコン領域
を堆積し、該多結晶シリコン領域を例えばAsあるいは
Pでドープしてエクストリンシックエミッタ領域を形成
し、該酸化物層を低温ドライブインの間エミッタ中のド
ーパントが単結晶領域へ過剰に拡散するのを防ぐ単結晶
領域と多結晶シリコン領域との間の障壁として使用し、
さらに短時間トランジスタに熱処理を加え、その際熱処
理温度と時間を境界面領域が実質的に消失するように選
んでやることを特徴とするトランジスタの製造方法。 - (2)該多結晶シリコンエミッタ領域のドーパントは該
領域に900℃程度の一度でドライブインされ、該境界
面酸化物層を除去するための熱処理は比較的短時間11
00℃で加えられることを特徴とする特許請求の範囲第
1項記載の方法。 - (3)特許請求の範囲第2項記載の方法により製造され
たトランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8523369 | 1985-09-21 | ||
GB8523369A GB2180688B (en) | 1985-09-21 | 1985-09-21 | Transistors |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6269555A true JPS6269555A (ja) | 1987-03-30 |
Family
ID=10585545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61221752A Pending JPS6269555A (ja) | 1985-09-21 | 1986-09-19 | トランジスタの製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4755487A (ja) |
JP (1) | JPS6269555A (ja) |
DE (1) | DE3631425A1 (ja) |
FR (1) | FR2587837B1 (ja) |
GB (1) | GB2180688B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4882294A (en) * | 1988-08-17 | 1989-11-21 | Delco Electronics Corporation | Process for forming an epitaxial layer having portions of different thicknesses |
JPH03215391A (ja) * | 1989-06-26 | 1991-09-20 | Canon Inc | 結晶の成長方法 |
US5519193A (en) * | 1992-10-27 | 1996-05-21 | International Business Machines Corporation | Method and apparatus for stressing, burning in and reducing leakage current of electronic devices using microwave radiation |
US5420050A (en) * | 1993-12-20 | 1995-05-30 | United Technologies Corporation | Method of enhancing the current gain of bipolar junction transistors |
US6433387B1 (en) | 1994-11-24 | 2002-08-13 | Siemens Aktiengesellschaft | Lateral bipolar transistor |
KR100379136B1 (ko) | 1998-10-02 | 2003-04-08 | 인터내셔널 비지네스 머신즈 코포레이션 | 반도체 소자 형성 방법과 반도체 소자 |
US6429101B1 (en) | 1999-01-29 | 2002-08-06 | International Business Machines Corporation | Method of forming thermally stable polycrystal to single crystal electrical contact structure |
US6284581B1 (en) * | 1999-02-18 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors |
US6228732B1 (en) | 1999-12-22 | 2001-05-08 | Sony Corporation | Tunnel nitride for improved polysilicon emitter |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51128268A (en) * | 1975-04-30 | 1976-11-09 | Sony Corp | Semiconductor unit |
US4181538A (en) * | 1978-09-26 | 1980-01-01 | The United States Of America As Represented By The United States Department Of Energy | Method for making defect-free zone by laser-annealing of doped silicon |
US4523370A (en) * | 1983-12-05 | 1985-06-18 | Ncr Corporation | Process for fabricating a bipolar transistor with a thin base and an abrupt base-collector junction |
JPS61134055A (ja) * | 1984-12-04 | 1986-06-21 | Sony Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-21 GB GB8523369A patent/GB2180688B/en not_active Expired
-
1986
- 1986-09-08 US US06/904,547 patent/US4755487A/en not_active Expired - Fee Related
- 1986-09-16 DE DE19863631425 patent/DE3631425A1/de not_active Withdrawn
- 1986-09-19 FR FR868613177A patent/FR2587837B1/fr not_active Expired
- 1986-09-19 JP JP61221752A patent/JPS6269555A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US4755487A (en) | 1988-07-05 |
GB2180688A (en) | 1987-04-01 |
DE3631425A1 (de) | 1987-04-02 |
GB8523369D0 (en) | 1985-10-23 |
FR2587837A1 (fr) | 1987-03-27 |
GB2180688B (en) | 1989-09-13 |
FR2587837B1 (fr) | 1989-05-12 |
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